USB接口内部结构IC.doc

USB接口电路 1、USB1.1协议对IO口直流特性的要求： 2、Virtex-5 IO： 1）LVTTL 直流特性 2）LVCMOS、LVDCI 和 LVDCI_DV2 直流特性： 4、USB1T11芯片： 通过查找资料在FPGA中用LVCMOS类型的IO口进行USB接口电路的代替。 TSMC IO Library中IO口的分析： TSMC IO库中有许多IO口类型，选择符合接口电路对IO进行版图提取并分析仿真其性能是否符合要求。 主要是分析一下IO library中的PRB24SDGZ IO口电路，PRB24SDGZ的结构图如下： PRB24SDGZ采用schmitt输入和三态输出结构，并且具有耐高压性能。 根据其所提供的版图提取出其电路原理图： 1 输入电路： 由上原理图左半部分可知，输入采用施密特输入结构，施密特输入结构可以提高噪声容限，PAD输入经过施密特后接3个非门结构，该结构的目的主要是讲PAD点的3.3v电平转化成芯片内部的供电电压1.8v，同时也起到提高驱动能力的作用。为了能够耐高压，该IO口电路采用了一种floating N-well结构： 上图中下半部分是输出驱动管，上半部分是Floating N-well结构，其工作原理是：当PAD点输入电压超过3.3+Vth时，M191和M192管子会反向导通，而M193管子截止，此时节点F_Nwell就会跟随PAD点的电压变化，与此同时，M194管子也会导通，是A节点的电压与PAD点的一样，保证了输出驱动管子M188的截止；但PAD电压小于3.3v，N-well又偏置在3.3v，所以该结构具有耐高压的作用。 2 输出电路： 由于芯片内部的core voltage是1.8v 输出的电平是3.3v，故IO电路采用了一种差动级联逻辑（DCVSL）设计的结构作为电平转换，其结构如下： 具体的工作原理是：两个输入为两个相反的输入电平，当IN=1时，OUT_n被拉低，使得M48管子导通，把Vout拉高，同时，M88和M49两个管子都是截止的，这样两个输入端就会达到0 V（低电平）和3.3 V（高电平）。 输出三态控制： 输出三态控制OEN经过一个非门然后分别与I进行与非和或非，最后驱动输出管子达到三态输出的功能，原理图的最后一部分是ESD保护，采用反偏的二极管和栅接地的MOS管进行ESD保护。 上面是对IO电路各个模块的分析，下面给出其功能仿真： 上图中的4个波形分别是：I 、C、PAD、OEN。 由图中可以看出当OEN有效时（OEN=0），PAD点的波形随I的变化而变化，此时C的信号也与PAD一样；而当OEN无效时（OEN=1），PAD点得波形不再随I的变化而变化，表现出高阻的状态。 从仿真结果与PRB24SDGZ datasheet的真值表对比可知所提取的原理图的功能是正确的。 3 POC电路： POC是用来防止IO输出不定态（当VD33上电而VDD还未上电时，IO可能输出不定态，这时POC为高电平，则可以使IO输出高阻）。 POC的工作原理是：当VDD未上电时，POC输出高电平信号，控制IO口电路，使其输出保持高阻状态避免不定态的出现。 其仿真结果如下： 红色---3.3 V 绿色---POC 橘红---1.8 V 由仿真图可以看出在1.8 V电压未供电时POC输出是高电平，当1.8 V供电时，POC输出是低电平。 PRB24SDGZ IO电路后仿结果：（图中曲线分别为Voen Vi Vpad Vc） OEN低电平有效时： TT 工艺角： 芯片核心输入I到PAD的延时为Tdelay_max = 7.3436ns；Tdelay_min=7.2034ns。 PAD的上升时间：T_rise_min=4.615ns T_rise_max=4.8167ns 下降时间：T_fall_min=4.523ns T_fall_max=4.5845ns SS工艺角： 芯片核心输入I到PAD的延时为Tdelay_max = 8.2737ns；Tdelay_min=8.091ns。 PAD的上升时间：T_rise_min=5.1581ns T_rise_max=5.4275ns 下降时间：T_fall_min=4.5317ns T_fall_max=4.5603ns FF工艺角： 芯片核心输入I到PAD的延时为Tdelay_max = 6.4762ns；Tdelay_min=6.4488ns。 PAD的上升时间：T_rise_min=4.2995ns T_rise_max=4.3308ns 下降时间：T_fall_min=4.5816ns T_fall_max=4.6021ns SF工艺角： 芯片核心输入I到PAD的延时为Tdelay_max = 7.1599ns；Tdelay_