数码管显示实验说明.doc

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数码管显示实验说明

“单数码管显示实验”的实验步骤 1.LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; Entity seg7_4 is PORT ( BCD_in : IN STD_LOGIC_VECTOR(3 DOWNTO 0); --输入四位BCD码 SG_out : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); --输出七位字形码 END; ARCHITECTURE one OF seg7_4 IS BEGIN PROCESS(BCD_in) BEGIN CASE BCD_in IS WHEN 0000 = SG_out = 0111111; WHEN 0001 = SG_out = 0000110; WHEN 0010 = SG_out = 1011011; WHEN 0011 = SG_out = 1001111; WHEN 0100 = SG_out = 1100110; WHEN 0101 = SG_out = 1101101; WHEN 0110 = SG_out = 1111101; WHEN 0111 = SG_out = 0000111; WHEN 1000 = SG_out = 1111111; WHEN 1001 = SG_out = 1101111; WHEN 1010 = SG_out = 1110111; WHEN 1011 = SG_out = 1111100; WHEN 1100 = SG_out = 0111001; WHEN 1101 = SG_out = 1011110; WHEN 1110 = SG_out = 1111001; WHEN 1111 = SG_out = 1110001; WHEN OTHERS = NULL ; END CASE ; END PROCESS; END; 7. 启动全程编译。设置编译焦点如图1-13所示。QuartusII编译器是由一系列处理模块构成,包括:对设计项目检错、逻辑综合、结构综合、输出结果的编辑配置,以及时序分析。在这一过程中,将设计项目适配到FPGA/CPLD目标器件中,同时产生多种用途的输出文件,如功能和时序信息文件、器件编程目标文件等。选择Processing→Start Compilation启动全程编译,如图1-14所示。QuartusII将对设计项目进行多项处理,其中包括:排错,数据网表文件提取、逻辑综合、适配、装配文件(仿真文件与编程配置文件)生成,以及基于目标器件的工程时序分析等。 图1-13 图1-14 编译过程中,要注意工程管理窗口下方的Processing栏中的编译信息,如果设计文件有错误,将会在其中用红色字显示出来。对于Processing栏显示的语句格式错误,可以双击此条信息,即弹出对应的VHDL文件,在深色标记处即为文件中的错误所在,改正后再次启动编译,直至排除所有错误,显示编译成功如图1-15。 图1-15 8. 逻辑功能仿真。首先建立仿真波形文件,选择File→New,在New窗口的Verification/Debugging Files项目中选择Vector Waveform File,可以打开如图1-16所示的波形文件编辑器。 添加需要观察的输入、输出节点或总线。在波形文件编辑窗口的左区NAME下方点击鼠标右键,在弹出的菜单中选择Insert→Insert Node or Bus,弹出添加节点或总线窗口如图1-17所示,在其中点击Node Finder后弹出图1-18所示窗口,在Filter栏选择Pins:all,点击List后将在Nodes Found栏列出所有的输入输出引脚信号,可以选择全部或一部分进行观察。点击OK后进入下一步添加多个项目如图1-19 ,点击OK完成添加。 图1-16 图1-18 图1-19 设置仿真时间区域,通常设置在数十微秒间。选择Edit→End Time弹出图1-20所示窗口,本次设计输入信号只有八种组合,所以可将时间区域设置为1微秒。 编辑输入波形(即输入激励信号)。选择View→Fit in Window即可在波形编辑窗口内看见整个时间区域(先前已经设

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