FPGA中PLL配置详细说明和使用.pdf

FPGA 中PLL 的使用 例子：使用的开发板是21EDA ，实现的功能是调用PLL ，输入 50M 100M led 时钟，输出 ， 亮灭 module PLL (rst,clk,led); input clk,rst; output led; //reg rst; //调用PLL PLL_ctrl PLL_ctrl_inst ( .areset ( !rst ) // areset 是低电平有 效 .inclk0 ( clk ) // inclk0 接的是时钟 .c0 ( c0 ), // c0 是输出你想要分 频的时钟信号 .locked ( locked ) // 当转化后，输出 时，loched 自动拉高 ); reg [28:0] cnt; always @ (posedge c0 or negedge rst) begin if(!rst) cnt=0; else cnt=cnt+1; end assign led=cnt[26]; endmodule 以下是如何配置PLL SF-EP1C FPGA 开发板实验说明 PLL 配置详细说明 PLL 的配置需求 假定设计者已经新建了一个工程，然后需要配置一个 PLL。该 PLL 的输入时钟为 FPGA 外部的 25MHz 晶振，希望得到一个 50MHz（输入时钟的 2 倍频）的系统时钟供 FPGA 内部使 用。该 PLL的输入输出接口如表 1所示。 表 1 PLL 的接口定义 信号名 方向 功能描述 inclk0 input PLL 输入时钟 areset input PLL 复位信号，高电平有效 c0 output PLL 输出时钟 locked output 该信号用于指示 PLL 处理后的时钟已经稳定输出，高有效 PLL 的配置步骤 ① 如图 1 所示，在 Quartus II 的菜单栏选择“Tools—MegaWizard Plug-In Manager…”。 图 1 选择 MegaWizard ② 如图 2 所示，使用默认选项“Create a new custom megafunction variation”, SF-EP1C FPGA 开发板实验说明 点击“Next”。 图 2 新建 megagunction ③ 如图3 所示，进行以下配置： 在“Select a megafunction from the list below”窗口内打开“I/O”下拉框， 选择“ALTPLL”。 在“Which type of output file do you wangt to create?”下选择“Verilog HDL”，这是配置的 PLL内核使用的语言，一般选择此项。 在“What name do you want for the output file?”里默认会出现当前设计的 工程路径，需要设计者在最后面手动输入例化的