EDA设计技术教学课件第7章逻辑设计课件.ppt

7.2.3.1 二进制计数器 二进制计数器分为递增计数器和递减计数器 常用if-else 判断是否达到边界条件 若未达到边界条件，计数器递增或递减计数； 若达到边界条件，则计数器回到初始值。 7.2.1.3 JK触发器 对于JK触发器，其状态输出分类见表7-6 表7-6 JK触发器的状态输出及分类 module JKFF(clk,J,K,Q, Qn); input clk,J,K; output Q,Qn; reg Q,Qn; always@(posedge clk) begin case ({J,K}) 2b01: Q = 1b0; //置0输出 2b10: Q = 1b1; //置1输出 2b11: Q = ~Q; //逆保持输出 default:Q=Q; //锁存输出 endcase end 7.2.1.4 T触发器 当T触发器可由D 触发器或JK触发器例化而来，当J=1、K=1时，即构成T触发器，如图7-14(a)所示。 图7-14(a) 由JK触发器(a)或D触发器(b)构成T触发器 module TFF(T,Q,Qn); input T; output Q,Qn; reg Q,Qn; JKFF init1(T,1,1,Q, Qn); //例化JK触发器 endmodule 当J=1、K=1时，即构成T触发器 图7-14(a) 由JK触发器(a)或D触发器(b)构成T触发器 当D连接至Qn端，则可构成兼有使能端的T触发器。如图7-14(b)所示。在端口列表中，反相输出口Qn与输入口D相连，因此Qn应设为双向口。 module TFF(Q,Qn,T, En,rst); input T, En,rst; inputQ; inout Qn; //将Qn设为双向口 reg Q,Qn; DFFP init1(Q,Qn,T,Qn,En,rst); //例化D触发器 endmodule 图7-14(a) 由JK触发器(a)或D触发器(b)构成T触发器 7.2.2有限状态机 有限状态机（简称FSM）是一种顺序事件控制模型，由外部输入和现状态驱动状态机的次状态跳转，其输出与模型的现态和输入有关，在有限状态范围内由时钟同步，控制输出，结构如图7-15(a)所示。 图7-15有限状态机 (a)结构示意图 (b)四状态FSM的状态转换图 S0状态有两个状态跳转条件： 若A=3’b000，则跳转到现态S0；若A=3’b001，则跳转到次态S1。 同理，S1状态也有两个状态跳转条件。 对于S0状态来说，S1是次态； 对于S1来说，S2和S3是次态。 在S0状态，输出为Z=1；在S1状态，输出为Z=2。 每个现态可以设置有限个次态，但跳转条件必须是唯一条件，每个状态有相应的输出，一个模块或状态机可以设置有限个状态，即有限状态机。 【例7-6】四状态有限状态机。 module FSM4(Z,A,clk)； input [3:0]A; input clk; output [2:0]Z; reg Z; reg [1:0]State; //定义状态寄存器变量，以保存现态 parameter S0 = 2’b00,S1=2’b01,S2 = 2’b10,S3=2’b11; //定义状态参数 always@(posedge clk) case(State) S0:begin Z = 1; //输出Z if(A = =3’b000)State = S0; //跳转至现态 else State = S1; //跳转至次态 end S1:begin Z = 2; if(A = =3’b100)State = S2; else State = S3; end S2:begin Z = 3; if(A == 3’b100)State = S3; else State = S2; end S3:begin Z = 4; State = S1; //无条件跳转至S1 end endcase endmodule 图7-16 现态保持的FSM状态转换 【例7-6】状态寄存器变量State若采用三位宽度： reg [2:0]