5.异步时序逻辑电路.ppt

第三步 画出状态表和状态图 第四步 功能描述 模16加1计数器 1110 1111 0010 0011 0001 0100 0000 0101 0110 0111 1000 1001 1010 1011 1100 1101 * 5.2.2 脉冲异步时序逻辑电路设计 1、设计 脉冲异步时序逻辑电路设计的方法与同步时序逻辑电路设计大至相同。但由于在脉冲异步时序逻辑电路中没有统一的时钟脉冲信号，以及对输入脉冲信号的约束 ，所以在某些步骤的处理细节上有所不同。 * 5.2.2 脉冲异步时序逻辑电路设计 应注意两个问题： 由于不允许两个或两个以上输入端同时为1（用1表示有脉冲出现），设计时可以作如下处理： 当有多个输入信号时，只需考虑多个输入信号中仅一个为1的情况，从而使问题的描述得以简化。 在确定激励函数和输出函数时，可将两个或两个以上输入同时为1的情况作为无关条件处理，从而有利于函数的简化。 当采用带时钟控制端的触发器时，触发器的时钟端应作为激励函数处理。 * 各触发器的异步时序电路激励表 Q Q(n+1) CP D 0 0 d 0 0 d 0 1 1 1 1 0 1 0 1 1 d 1 0 d Q Q(n+1) CP J K 0 0 d 0 d 0 d d 0 1 1 1 d 1 0 1 d 1 1 1 d d 0 0 d d Q Q(n+1) CP T 0 0 d 0 0 d 0 1 1 1 1 0 1 1 1 1 d 0 0 d Q Q(n+1) CP R S 0 0 d d 0 0 d d 0 1 1 0 1 1 0 1 1 0 1 1 d 0 d 0 d d RS触发器 D触发器 JK触发器 T触发器 从表中可知，当要求触发器状态保持不变时，有两种不同的处理方法：一是令CP为d，输入端取相应值；二是令CP为0，输入端取任意值；若使触发器状态发生改变，输入端为相应值且CP取指必为1。 * 例如，当要使D触发器维持0不变时，可令CP为d，D为0；也可令CP为0，D为d。 显然，这将使激励函数的确定变得更加灵活，究竟选择哪种处理方法，应看怎样更有利于电路简化。 一般选CP为0，输入任意，因为这样显得更清晰。 5.2.2 脉冲异步时序逻辑电路设计 * 2、步骤 设计过程与同步时序电路相同，具体如下： ① 形成原始状态图和状态表； ② 状态化简； ③ 状态编码； ④ 确定激励函数和输出函数； ⑤ 画逻辑电路图 5.2.2 脉冲异步时序逻辑电路设计 * 例5.5 设计一个脉冲异步时序电路，该电路有3个输入x1、x2和x3，一个输出Z。当电路接收到输入脉冲序列x1-x2-x3时，输出Z由0变为1，其后出现输入脉冲x2时，输出Z才由1变为0。电路的典型输入、输出波形如图所示。 * 解：（类似于同步时序电路的序列检测器） 第一步 做原始状态图和状态表 首先，有典型序列可以看出，输入x序列为脉冲信号，但输出Z为电平信号，故电路采用Moore型电路设计。 设状态初始状态为A，若输入x1，则由B状态记忆，输入x2，创建新状态C，输入x3，有D状态记忆，且输出为1。 注意：三个输入，同一时刻只有一个输入为有效值。 * A/0 B/0 C/0 D/1 x1 x2 x3 x1 x3 x2 x3 x2 x1 x1 x3 x2 y x1 x2 x3 Z A B A A 0 B B C A 0 C B A D 0 D D A D 1 * 第二步 状态化简 该状态表已是最小化状态表。 第三步 状态编码 4个状态需由2位编码表示 y2 y1 0 1 0 A D 1 B C y x1 x2 x3 Z 00 01 00 00 0 01 01 11 00 0 11 01 00 10 0 10 10 00 10 1 y 111 110 101 x1100 011 x2010 x3001 000 Z 00 dd dd dd 01 dd 00 00 00 0 01 dd dd dd 01 dd 11 00 01 0 11 dd dd dd 01 dd 00 10 11 0 10 dd dd dd 10 dd 00 10 10 1 * 第四步 确定激励函数和输出函数表达式 y x1 CP2 D2CP1D1 x2 CP2 D2CP1D1 x3 CP2 D2CP1D1 Z 00 01 0 d 1 1 00 D 0 0 d 00 0 d d 0 0 01 01 d 0 d 1 11 1 1 0 d 00 0 d 1 0 0 11 01 1 0 0