8第八讲——第四章组合逻辑电路2.ppt

西安交通大学生命科学与技术学院 西安交通大学生命科学与技术学院 组合电路分析的总结 组合电路设计的总结 设计举例（续） 集成变量译码器 ②地址分配 74LS42功能表 作业 4-12 4-13 4-16 ⑴ 以8421BCD ?十进制（又称二～十进制译码器）为例， 设计一个码制变换译码器。 解： 输入： ABCD 4位二 进制数为 8421BCD。 输出 ： 10个数字信号， 设为Y0…Y9设高有效， 有BCD→十，余3 →十，循环→十等多种。 真值表： A B C D Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 ∶ ∶ ∶ ∶ 1 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 1 0 伪码 1 1 1 1 （2）二-十进制译码器（BCD译码器） 根据对伪码的不同处理可得两种不同的电路： 部分译码～把伪码作无关项处理，当因干扰等原因出现 伪码时，电路输出可能出错； 完全译码～可拒收伪码。 部分译码设计： Y0 Y1 Y3 Y2 Y4 Y5 Y7 Y6 × × × × Y8 Y9 × × 00 01 11 10 0001 11 10 CD AB 电路（略） 当因干扰出现伪码时，如ABCD＝1111时，Y7＝BCD＝1，Y9＝AD＝1，出现错误。 完全译码设计： Y0 Y1 Y3 Y2 Y4 Y5 Y7 Y6 Y8 Y9 00 01 11 10 0001 11 10 CD AB 电路（略） 说明： 1.部分译码电路简单,但可能出错. 2.完全译码是最小项输出，伪输入时，不会有伪输出。 3.集成电路一般采用完全译码方式. 74LS42, CC4028 均为4/10译码器。 以7442为例说明： 一般符号 图形符号 A B C D 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 ∶ ∶ ∶ ∶ 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 ∶ ∶ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 ①特点： 无选通输入 输出低有效 全译码电路 如用4片4/10译码器和1片2/4译码器?5/32译码器 分析：因74LS42无选通输入，当不使用Y8、Y9作为输出端时，输入高位A3可兼做使能端用，这样4/10译码器?3/8译码器。 ② 扩展应用 ④ ① ② ③ 0 1 0 1 2 3 0 1 2 3 0 1 2 3 0 1 2 3 0 1 2 3 ④ ① ② ③ 0 1 0 1 2 3 0 1 2 3 0 1 2 3 0 1 2 3 0 1 2 3 说明： A4A3＝00时:①片工作,A2A1A0＝000～111时,Y0～Y7 有低输出. 其余输出Y8～Y31均为高. A4A3＝01时:②片工作,A2A1A0＝000～111时,Y8～Y15