深圳大学数字集成电路中文第五章.ppt

EE141 EE141 第五章 CMOS反相器 Oct 15, 2011 The CMOS 反相器: 概貌 CMOS反相器的几个设计指标 成本：用复杂性和面积来表示 完整性和稳定性：由静态(稳态)特性表示 性能：由动态(瞬态)响应决定 能量效率：由功耗和能耗决定 CMOS 反相器 CMOS反相器的级联 CMOS 反相器简单直流分析 静态CMOS的重要特性 输出高电平和低电平分别为Vdd和GND 逻辑电平与器件的相对尺寸无关 稳态时在输出和Vdd或GND之间总存在一条具有有限电阻的通路 CMOS反相器的输入电阻很高 在稳态工作情况下电源和地之间没有直接的通路 电压传输特性 VTC PMOS 特性曲线 CMOS 反相器的负载特性 CMOS 反相器 VTC CMOS 反相器: 瞬态响应 开关阈值 开关阈值曲线分析的意义 Vm对于器件比值相对来说不敏感。比值较小变化不会对传输特性产生很大的影响 改变Wp对Wn比值的影响是VTC的过渡区平移。增加PMOS和NMOS宽度是Vm分别向Vdd或GND移动 第二点在不对称传输特性非常有用 例:改变阈值提高电路的可靠性 VIH and VIL 的求解 反相器增益 VTC的仿真结果 增益与 VDD的关系 电源电压不能无限制的降低 能减少功耗,但也会使门的延时加大 电源电压与阈值电压相比拟,dc特性对器件参数的变化敏感 降低电源电压意味着减小信号摆幅 ---减少系统内部噪声\但对外部噪声敏感 工艺误差的影响 传输延时 CMOS 反相器的传输延时 瞬态响应 提高性能的设计 使负载电容CL尽量小 增加晶体管的W/L比 注意自载效应! 增加 VDD (????) 延时与电压VDD的关系 延时与器件尺寸 传播延时与NMOS/PMOS 之比 输入上升时间与传输延时 反相器尺寸 反相器延时 反相器延时 反相器传播延时 其中tp0为本征传播延时 反相器尺寸与延时 延时公式 反相器尺寸与延时 反相器的本征延时tp0与门的尺寸无关； 使S无穷大将达到最大可能的性能改善； 可以忽略外部负载的影响 延时减少到本征延时值 尺寸系数S的增大会显著增加硅面积 延时与器件尺寸 反相器链 应用到反相器链 给定N求解最小延时 最小延时和级数的关系 例 5.1 最优级数 最优的等效扇出 f 标准 化延时与 F 的关系 Buffer 设计 功耗 CMOS中的功耗问题 动态功耗 动态能量 动态功耗 低能量-功耗设计 首要选择: 降低电压-二次方关系 近年来电源电压有了很大的降低 在非常低的电源电压设计电路仍然有很多问题 (0.6 … 0.9 V ) 降低开关活动性(翻转频率) f0-1 降低实际电容 晶体管尺寸如何影响门的性能 尺寸系数：S Cint = gCg with g ? 1（深亚微米） f = CL/Cgin – 等效扇出 R = Rref/S ; Cint =SCref tp0 = 0.69RrefCref (固定电阻) 自载效应: 本征电容域 CL 如果CL确定: 反相器链是多少级时延时最短? 如何确定反相器链的尺寸? 可能需要一些额外的约束 In Out CL In Out 1 2 N tp = tp1 + tp2 + …+ tpN 延时等式有N - 1 个未知数, Cgin,2 – Cgin,N 求解最小延时, 求解N – 1次偏微分等于0 约束条件: Cgin,j+1/Cgin,j = Cgin,j/Cgin,j-1 每个反相器的最优尺寸是与它相邻反相器尺寸的几何平均数 每一级都有相同的等效扇出 (Cout/Cin) 每一级都有相同的延时 如果每一级反相器尺寸放大相同倍数f 即有相同的等效扇出 f: 最小的路径延时 每一级的等效扇出 CL= 8 C1 In Out C1 1 f f2 CL/C1 必须完全分配给 N = 3 级反相器链上: 对于给定的负载, CL 和给定的输入电容 Cin 找出最优 f For g = 0, f = e, N = lnF 对于给定的工艺，最优 f 用 g定义 fopt = 3.6 for g=1 1 1 1 1 8 64 64 64 64 4 2.8 8 16 22.6 N f tp 1 64 65 2 8 18 3 4 15 4 2.8 15.3 动态功耗 电容的充放电过程 直流通路电流引起的功耗 开关过程中Vdd和GND之间在短期内出现 一条直流通路 静态功耗---泄漏电流 二极管和晶体管 Vin Vout C L Vdd CL通过PMOS的充电过程：PMOS消耗一部分能量，其余保存到负载电容上 CL通过NMOS的放电过程