SoC设计3_工具.ppt

第三章 SoC设计与EDA工具 内容大纲 电子系统级设计与工具 验证的分类及相关工具 逻辑综合及综合工具 可测性设计与工具 布局布线与工具 物理验证及参数提取与相关的工具 EDA工具的发展趋势 内容大纲 电子系统级设计与工具 验证的分类及相关工具 逻辑综合及综合工具 可测性设计与工具 布局布线与工具 物理验证及参数提取与相关的工具 EDA工具的发展趋势 电子系统级设计与工具 SoC的设计趋势正从RTL向电子系统级（ESL，Electronic System Level）转移 ESL可以帮助设计者从更高层次进行电路设计 能协助工程师进行系统级设计、结构定义、算法开发、软硬件分割和协同设计 、建立虚拟原型机，以及验证不同架构方案的可行性等 目前的ESL工具通常采用工业标准语言进行建模，如C/C++、System C、SystemVerilog等，常用的软硬件协同设计验证工具有Mentor公司的Seamless和Carbon Design Systems公司的SoC Designer。Mentor的Catapult可实现C++到RTL级的综合 设计流程 首先是功能设计，在这一步需要建立并且验证所开发产品的功能模型 其次是基于应用的结构设计，此时需要描述整个系统平台，将功能模型映射到平台上，并进行验证，找到最理想的情况 最后是基于平台的结构设计，这一步需要对平台进行低层次的描述，建立合理的硬件结构 内容大纲 电子系统级设计与工具 验证的分类及相关工具 逻辑综合及综合工具 可测性设计与工具 布局布线与工具 物理验证及参数提取与相关的工具 EDA工具的发展趋势 验证的分类 动态验证 动态验证也叫仿真，是指从电路的描述提取模型，然后将 外部激励信号或数据施加于此模型，通过观察该模型在外 部的激励信号作用下的实时响应来判断该电路系统是否实 现了预期的功能 静态验证 静态验证是指采用分析电路的某些特性是否满足设计要求 的方法，来验证电路的正确与否 优劣比较 动态仿真主要是模拟电路的功能行为，必须给出适当的激励信号，然而很难选择激励来达到覆盖电路所有功能的目的 动态仿真很耗费时间 静态验证是针对模拟电路所有的工作环境，检查电路是否满足正常的性能指标，此类验证只限于数字逻辑电路，其准确性低于动态仿真，偶尔还会提供错误信息 动态验证及相关工具 动态验证流程 相关工具——电路级仿真工具 SPICE SPICE作为一种通用的电路描述与仿真语言，最早由加州大学伯克利分校于1972年发明。是20世纪80年代世界上应用最广的电路设计软件 NanoSim NanoSim是Synopsys公司开发的，一个针对模拟、数字和混合信号设计验证的晶体管级仿真工具 NanoSim结合了TimeMill和PowerMill中最先进的仿真技术，在单独的一个工具里就可以同时完成时序分析和功耗分析 相关工具——逻辑仿真工具 基于事件的仿真器 仿真器捕获事件（在时钟内部或在时钟的边界上)，并通过 设计进行传播，直到实现一个稳定状态为止 基于周期的仿真器 仿真器完全不理会时钟内部发生的事件，而是在每个周期 中进行一次信号评估。由于执行时间较短，这类仿真器的 运行速度往往较快 相关工具——逻辑仿真工具 VCS Synopsys的VCS是编译型Verilog模拟器，它完全支持标准的Verilog HDL语言和SDF VCS结合了周期算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到带反标的门级电路仿真 ModelSim Mentor的ModelSim仿真器采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真，支持VHDL和Verilog混合仿真 静态验证及相关工具 静态验证流程 相关工具——形式验证工具 形式验证流程 相关工具——形式验证工具 等效性检查（Equivalence Check）是目前形式验证的主流，用于比较两个电路逻辑功能的一致性 通过采用匹配点并比较这些点之间的逻辑来完成等效性检查的 Synopsys公司的Formality及Cadence公司的Encounter Conformal Equivalent Checker等 相关工具——静态时序分析工具 静态时序分析技术通过输入一定的设计约束来静态地检查设计的时序功能，而不需要加入相应的测试向量进行逻辑功能仿真 静态时序分析工具通过路径计算延迟的总和，并比较相对于预定义时钟的延迟，它仅关注时序间的相对关系而不是评估逻辑功能 静态时序分析工具可识别的时序故障数要比仿真多得多，包括建立/保持时间、最小和最大跳变延时、时钟脉冲宽度和时钟畸变、门级时钟的瞬时脉冲检测、总线竞争与总线悬浮错误、不受约束的逻辑通道 Synopsys公司的Primetime是业界普遍作为Sign-off的静态时序分析工具 内容