VHDL核心语法1.ppt

? VHDL语言由保留关键字组成； ? 一般，VHDL语言对字母大小写不敏感； 例外：‘ ’、“ ”所括的字符、字符串； ? 每条VHDL语句由一个分号（；）结束； ? VHDL语言对空格不敏感，增加可读性； ? 在“--”之后的是VHDL的注释语句； ? VHDL有以下描述风格： 行为描述； 数据流（寄存器传输RTL）描述； 结构化描述； 2）STD 库（默认库） 库中程序包为：standard， 定义最基本的数据类型： Bit，bit_vector ，Boolean， Integer，Real，and Time 注：Type Bit 2 logic value system (‘0’, ‘1’) 3）面向ASIC的库 4）WORK库（默认库） 5）用户定义库 2 选 1 选择器： 重载操作符定义： 对已存在的操作符重新定义，使其能进行不 同类型操作数之间的运算，称为重载操作符。定 义重载操作符的函数称为重载函数。 重载操作符由原操作符加双引号表示。如 “+” 重载操作符的定义见 IEEE 库的程序包： std_logic_arith、 std_logic_unsigned、 std_logic_signed 重载操作符的使用： 例：用 for … loop 语句描述的8位奇偶校验电路 8位奇校验电路仿真结果： 将变量tmp的初值改为‘0’，则为偶校验电路： 3）while … loop 语句 例：sum:=0; i:=0; abcd: while (i10) loop sum:=sum+i; i:=i+1; end loop abcd; 注：循环变量 i 需事先定义、赋初值，并指定 其变化方式。一般综合工具不支持 while … loop 语句。 例：用 while…loop 语句描述的8位奇偶校验电路 3、如果有 wait 语句，则不允许有敏感信号表。 2、嵌套块 子块声明与父块声明的对象同名时，子块声明 将忽略掉父块声明。 三 并行信号赋值语句 包括三种： 简单并行信号赋值； 条件信号赋值； 选择信号赋值。 共同特点： 1、赋值目标必须是信号，与其它并行语句同 时执行，与书写顺序及是否在块语句中无关。 2、每一信号赋值语句等效于一个进程语句。 所有输入信号的变化都将启动该语句的执行。 等效： 不等效： 条件信号赋值语句与进程中的多选择 if 语句等价： 选择信号赋值语句与进程中的 case 语句等价： 4、Next 语句 在loop 语句中 next语句用来跳出本次循环。 格式： 分三种情况： 1） 无条件终止当前的循环，跳回到本次循环 LOOP语句开始处，开始下次循环。 next [标号] [when 条件表达式]； next ； 2） 无条件终止当前的循环，跳转到指定标号的LOOP语句开始处，重新开始执行循环操作。 3） 当条件表达式的值为true，则执行next语句，进入跳转操作，否则继续向下执行。 next [标号] ； next [标号] [when 条件表达式]； 例： L1: while i10 loop L2: while j20 loop ┇ next L1 when i=j; ┇ end loop L2; end loop L1; 例： L_X: for cnt_value in 1 to 8 loop S: a(cnt_value):= ‘0’; k:=0; L_Y: loop S2: b(k):=‘0’;