频率计实验报告.doc

《EDA技术实用教程》 频率计设计 （ＥＤＡ实验报告） 实验目的 学习并熟悉使用QuartusⅡ软件。 掌握各频率计各逻辑模块的功能与设计方法。 实验任务及要求 1、设计一个可测频率的数字式频率计，测量范围为1hz-12Mhz 2、用层次化设计该电路，编写各个功能模块的程序 3、仿真各功能模块，确定电路设计是否正确 4、完成电路设计后，通过在实验系统中下载，验证设计的正确性 实验原理 频率测量基本原理是计算每秒钟内待测信号的脉冲个数。要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN为高电平时，允许计数；为低电频时停止计数，并保持其所计的脉冲信号。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒的计数值锁存进32位锁存器REG32B中，并由周期性的清零信号并不断闪烁。所存信号之后，必需有一清零信号CLR_CNT对计数器进行清零，为下一秒的计数做准备。测试控制信号发生器的工作时序如图。为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上沿到来时其值翻转。 设计思路 设计一个测频监控信号发生器TESTCTL 设计十进制计数器CNT10 设计一个32位锁存器REG32B 顶层文件 实验过程 新建文件夹EDA 创建工程：执行File - New Project Wizard命令建立工程，命名为FERB 新建VHDL文件:执行File - New…命令，选择VHDL File 编辑VHDL文件:输入VHDL程序，结束后另存文本文件File - save as…为FERB。依次新建VHDL文件，分别保存程序 选择FPGA目标芯片：选择Assignments - Device，选择ACEX1K系列EP1K30TC144-1为目标芯片 击Device and Pin Options在general-options中选择Auto-restart configuration after error,在Configuration项选择Passive Parallel synchronous,在Unused Pins项选择As Output Ground。 选择确认VHDL语言版本，在category - Analysis Synthesis Settings 一栏选择VHDL 全程编译，选择Processing - Start Compilation命令，启动全程编译 打开波形编辑器：选择File - New - Vector Waveform File ，单击OK，启动波形编辑器 选择Edit - End Time 设置仿真时间 波形文件存盘：选择File - Save As命令，以默认名 存盘 选择 View - Utility Windows - Node finder命令，在Filter下拉表中选择“Pins:all”，然后单击list按钮，于是在下方的Node Found 窗口中出现工程中的所有端口引脚名。 将工程端口信号节点拖入波形编辑器中 仿真器参数： 选择Assignment - Settings ，在Category栏选择Simulation Settings 在Select simulation options选择Timing 选择Processing - Start Simulation 命令，直到出现Simulation was successful，仿真结束 应用RTL电路图观察器 选择Tool - Netlist Viewers命令，选择RTL Viewer可看到生成的RTL级图形。 选择Tool - Netlist Viewers命令，选择Technology Map Viewer可看到FPGA底层的门级电路 引脚锁定：选择Assignments - Assignment Editor 命令，在Category列表中选择pin。 双击TO栏的NEW，出现要锁定的管脚，双击Location 栏，确定对应的引脚号。管脚锁定后需要重新编译，选择Processing - Start Compilation命令，进行编译 管脚锁定： Node Pin 1 CLK 54 2 DOUT0 30 3 DOUT1 31 4 DOUT2 32 5 DOUT3 33 6 DOUT4 36 7 DOUT5 37 8 DOUT6 38 9 DOUT7 39 10 DOUT8 41 11 DOUT9 42 12 DOUT10 65 13 DOUT11 67 14 DOU