FPGA逻辑门原语门延迟测量报告.pdfVIP

FPGA 逻辑门原语门延迟测量报告 Verilog 的语法中包括了很多基本的逻辑门原语，常见的有and，or，xor ，xnor ，not ，buf 等。为了探究这些门的延迟的大致关系，对这些逻辑门在ISE 中做了布局布线后的仿真。报 告所得的结果适用于FPGA 的综合，也能反映一定的实际情况。 1. 仿真所用的源代码如下： gatedelay.v module gatedelay(in1, in2, out_and, out_or, out_xor, out_xnor, out_buf, out_not); //I/O ports input in1, in2; output out_and, out_or, out_xor, out_xnor, out_buf, out_not; //Logic gates inst and (out_and, in1, in2); or (out_or, in1, in2); xor (out_xor, in1, in2); xnor (out_xnor, in1, in2); buf (out_buf, in1); not (out_not, in1); endmodule gatedelay_tb.v module gatedelay_tb_v; // Inputs reg in1; reg in2; // Outputs wire out_and; wire out_or; wire out_xor; wire out_xnor; wire out_buf; wire out_not; // Instantiate the Unit Under Test (UUT) gatedelay uut ( .in1(in1), .in2(in2), .out_and(out_and), .out_or(out_or), .out_xor(out_xor), .out_xnor(out_xnor), .out_buf(out_buf), .out_not(out_not)); initial begin // Initialize Inputs in1 = 0; in2 = 0; #100 in1=1; #100 in2=1; #100 in1=0; #100 in2=0; #100 $stop; end endmodule 2. 后仿后的波形图如下： （1） 综合时添加IOBUF 的结果，图1： （2 ） 综合时不添加IOBUF 的结果，图2 ： 可以看到，逻辑门确实是有一定的延迟的，接下来对这些延迟进行测量。 3. 延迟测量结果： （1） 综合时添加IOBUF 的结果， 表1： AND OR XOR XNOR BUF NOT Tplh 10.277 10.316 11.802 9.287 6.286 7.024 Tphl 10.002 10.513 9.291 11.876 6.286 7.024 备注：时间单位为ns （2 ） 综合时不添加IOBUF 的结果， 表2 ： AND OR XOR XNOR BUF NOT Tplh 0.551 0.551 0.608 0.608 0