FPGA实现高效实时图像压缩系统.doc

产 业 热 点 Industry focus 显示技术 医学电子 便携式设备 汽车电子 数字视听产品 数字家庭 西安电子科技大学范春曼 吴成柯 李云松 庄怀宇 周有喜 FPGA实现高效实时图像压缩系统 Implementation of High-efficiency and Real-time Image Compression Based on FPGA 摘 要：本文提出了一种高效、压缩比在线可调的实时图像压缩系统方案，并且详细说明了硬件设计结构。与现有的结构 相比，该结构具有并行度高，抗误码能力强等特点，图像质量可满足大多数应用要求。本系统中采用Xilinx必威体育精装版推 出的VirtexⅡ Pro系列产品中的XC2VP40来实现在FPGA上的设计。 关键词：高效实时；图像压缩；FPGA 引言 传输噪声是无法避免的，因而会形成 向网络、通信和存储业务服务器设计 在信息化时代，对图像信息的处 误码。本系统对压缩码流进行RS编码， 平台的功能转变，并将FPGA器件推向 理、存储和传输在社会生活中所起到 采用包（Packet）格式输出，起到了很 了更广泛的应用领域。 的作用也越来越突出，人们对接受图 好的容错及抗误码效果。 像信息的要求也越来越迫切。图像编 VirtexⅡ Pro系列产品是Xilinx最 RS 码基本原理 码的目的是在保证图像质量的前提下， 新推出的高端FPGA产品。它沿用成熟 RS码是一种具有很强的纠错能力 用尽可能少的比特数来表示数字图像 和完善的VirtexⅡ体系结构。它利用IP 的BCH码，也是一种典型的代数几何 中所包含的信息。本文所介绍的是一 植入技术（IP-Immersion），无缝嵌入了 码和优良的线性分组码。在同样的编 种压缩比在线可调的图像编码传输系 32的IBM PowerPC 405 RISC处理器内 码效率下，RS码的纠错能力很强，特 统，在不改变硬件框架的条件下可按 核和RocketIO多路吉比特串行收发器 别是在短的中等码长下，其性能很接 用户要求实现多种压缩比,可以获得较 MG（T Multi-Gigabit Transceiver）。使得 近于理论值。它不但可以纠正随机错 高的图像质量；在图像传输的过程中， Xilinx的PLD技术从传统的可编程功能 误、突发错误以及二者的结合，而且可 图1系统工作框图 图2 RS编/解码模块 70 2006.10  Industry focus 显示技术 医学电子 便携式设备 汽车电子 数字视听产品 数字家庭 产 业 热 点 以用来构造其它码类，如级联码。 构。最多可提供3Mb的块存储资源，以 由此 在 上，码长 及1.5Mb的分布式存储器资源。支持高 生成了一个 进制的 RS码， 的本原BCH码称为RS码。由此可知， 性能的外部存储器接口，这些接口包 有最小距离为 。 RS码最主要的特点之一就是码元取自 括SDR/DDR 、SDRAM/SRAM 、 能纠正 个错误的RS码具有如下 上，而它的生成多项式的根也在 FCRAM、QDSRAM 和CAM 等接口； 参数： 上，所以RS码是码元的符号域2. 专用的18位×18位乘法器模块 码长 与根域一致的 B C H 码。因为 和超前进位逻辑链（Look-ahead Carry） 校验位数目 构成了高性能的算术处理功能； , 的最小多项式 最小距离 3.多达1 2 个数字时钟管理器 由于线性码的最大可能的最小距 。所以，长为 ， 设计距离为 的RS码，由BCH码的定 义可知，它的生成多项式 离为校验元的个数加1，这就是所谓的 Singleton限界，而RS码恰好做到了这 一点。因此，称RS码为极大最小距离 （DCM，Digital Clock Manager）模块和 16个全局时钟多路复用缓冲器，构成 了内部高性能和丰富的时钟资源，从 而可以提供灵活的系统时钟解决方案； 可分码，简称MDS码。显然，RS码的 通常情况下取 ，此时 4.支持多达19种的单端接口标准 设计距离 和实际距离D是一致的。 和6种差分接口标准。这些接口主要包 括LVTTL、LVCMOS（3.3V、2.5V、 XC2VP40 特点及应用 1.8V、1.5V）、PCI-X133、PCI64/66、 FPGA/CPLD以其功能强大，开发 GTL、GTL+、AGP、AGP-2X、HSTL 过程投资少、周期短，可反复修改，保 （Ⅰ、Ⅱ、Ⅲ、Ⅳ）、SSTL3、SSTL2、LVDS 密性能好，开发工具智能化等特点成 （3.3V，2.5V）、LVPECL、BLVDS、 为当今硬件设计的首选方式之一。采 ULVDS 和LDT； 用FPGA内部集成的数百万个逻辑门、 5.片内的数字化阻抗匹配（D