jesd204b_FPGA实现课案.docx

JESD204B CLASS 1 简介与FPGA的实现 说明： 本文主要分析jesd204b CLASS 1 协议及在FPGA的实现 1、什么是JESD204B协议标准 JESD204B是一个实现高速ADC/DAC数据传输和多ADC/DAC同步的标准。JESD204标准于2006年初次发布，经过2次修订，必威体育精装版版本是JESD204B。最初单条LAN的传输速度从3.125Gbps提升到12.5Gbps，必威体育精装版标准中最重要的是加入了实现确定延迟的部分。 电气特征部分：定义源端阻抗与负载阻抗为100 ? ±20%；可采用AC/DC偶合方式，具体AC、DC特性可参考JESD204B规范第4章。 2、为什么要重视JESD204B标准 当前ADC/DAC主要采用CMOS和LVDS接口电平。在数据速率不断提高时CMOS接口电路的瞬态电流会增大，导致更高的功耗。虽然LVDS的电流和功耗依然相对较为平坦，但接口可支持的最高速度受到了限制。这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的。图1显示一个双通道14位ADC的CMOS、LVDS和CML输出的不同功耗要求。 图1 采样率与驱动方式VS功耗 从图1可知在大约150 – 200 MSPS和14位分辨率时，就功耗而言，CML输出驱动器的效率开始占优。CML的优点是：因为数据的串行化，所以对于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器。JESD204B接口规范所说明的CML驱动器还有一个额外的优势，因为当采样速率提高并提升输出线路速率时，该规范要求降低峰峰值电压水平。同样，针对给定的转换器分辨率和采样率，所需的引脚数目也大为减少。表1显示采用200 MSPS转换器的三种不同接口各自的引脚数目，转换器具有各种通道数和位分辨率。在CMOS和LVDS输出中，数据用作每个通道数据的同步时钟，使用CML输出时，JESD204B数据传输的最大数据速率为4.0 Gbps。从该表中可以发现，使用CML驱动器的JESD204B优势十分明显 引脚数大为减少。 表1 不同驱动方式VS管脚数 另一方面采用CMOS接口的ADC/DAC器件受限于其接口传输速率，器件只能在较低频率范围内工作。LVDS相对CMOS接口，其传输速率一般使用也不超过800Mbps，且需要传输随路时钟，对数据传输时序要求严格，对于上Gsps的工作器件通常采用数据分组传输，增加了管脚数，对板卡的布局、时序收敛等带来了非常大的影响。同时这两种连接方式对要求实现多个高速ADC/DAC同步的系统的设计是非常困难的。 3、常用参数解释 参数名称可配置值描述L0-31每个转换器采用的高速接口对数量M0-255每颗芯片中的转换器个数F0-255一个帧中的字节数S0-31一个帧中具体一个转换器的采样数N0-31设备分辨率N0-31每个采样点的bits数K0-31多帧中帧的个数CS0-3每个采样点的控制位数CF0-31一个链接中具体帧中的控制字个数HD0/1高密度，与数据成帧格式有关SCR0/1扰码3、JESD204B CLASS 1 关键技术 在子类1中，系统同步指标体现在不同设备间SYSREF和器件时钟间的时序关系，为了满足CALSS1的各项功能要求，除了SYSREF需要满足建立时间和保持时间要求(TSU和THOLD)，具体应用对于确定性延迟的容忍程度对于定义SYSREF与器件时钟的应用分布偏斜要求而言至关重要。 图2 同一系统不同器件间SRSREF采样时刻要求 为了满足图2的时序关系，JESD204B的时钟系统要求可以为每一个器件提供各种的SYSREF/DCLK对， 且SYSREF和DCLK的时序关系可以调整。同时SYSREF/DCLK信号对采用相匹配的走线长度，从而保证时序要求。走线长度匹配限值有SYSREF开关的有效窗口时间确定。不同SYSREF信号到达器件的偏差尽量小,要保证不同时钟在相同时刻采样到SYSREF有效值。 3、JESD204B帧格式 JESD204B帧格式由3部分组成： CGS:代码组同步(code group sync)：当发送端检测到SYNCb信号为低电平时启动发送8B10B中的K28.5码，本数据段不进行扰码和字节替换操作,接收端检测到最少4个BC字节后可释放SYNCb信号； ILA：初始化多帧序列(initial lane alignment):该阶段发送连续的4个初始化多帧（多帧是由K个帧组成，字节数为K*F），同样本数据段不进行扰码和字节替换； 图7 ILA初始化多帧序列 初始化多帧以8B10B中的K28.0开始以K28.3结束，其中第二个多帧的第二字节是K28.4关键字用来指示当前多帧在紧跟着K28