VLSI复习总结.doc

Chap1 绪论 IC产品从设计到芯片产品的产业链流程，了解步骤 设计、制造、封装、测试到芯片产品 IC设计中需要考虑的因素 满足功能要求满足性能要求：速度、功耗（稍加展开论述！） 降低芯片成本 延长芯片使用寿命缩短芯片面市时间（Time-to-Market） Chap3 逻辑门单元 逻辑门时延的等效电阻时延估算模型 能够根据逻辑表达式画出CMOS静态逻辑门电路（Transistor-level） Chap4 组合逻辑网络 互连线（Interconnect）的RC传输线及 Elmore时延模型Optimization techniques： 1、Redesign the wires layout to reduce the amount of coupling capacitance between wires Increase the spacing between critical signals minimize required adjacency regions. Assume （for following slides） Take into account coupling only to wires in adjacent tracks. Coupling/crosstalk is proportional to adjacency length Chap5 时序机 时序电路设计的建立时间约束和保持时间约束 时钟周期(建立时间)约束： 时钟规则 时钟周期 最长组合逻辑时延（关键路径时延） 考虑寄存器本身的信号传播时延 时钟周期 寄存器传播时延 + 最长组合逻辑时延 再考虑建立时间 时钟周期 寄存器传播时延 + 最长组合逻辑时延 + 建立时间 考虑时钟偏差的时钟周期(建立时间)约束 保持时间约束： 保持时间 寄存器传播时延 + 最短组合逻辑时延 考虑时钟偏差的保持时间约束 （最短路径形成了保持时间的约束） 主从结构、边沿触发的D触发器：电路、工作原理 触发器的主从结构 （主从两个锁存器串联，时钟反相） 触发器的主从操作和边沿触发 ? = 0：输出数据环节 主锁存器被禁止（处于数据输出相位，不可以输入数据），从锁存器有效（处于数据输入相位， 输出跟随输入）。由于此时主锁存器输出（即从锁存器的输入）是稳定的，所以从锁存器输出数据也是稳定的 ? = 1：输入数据环节 主锁存器有效（处于数据输入相位， 可以同时输出数据）， 从锁存器被禁止（处于数据输出相位，不可以输入数据） ，维持老的输出 以上下降沿触发，相位互换就可形成上升沿触发 Example：D触发器（1） 用反相器反馈和传输门 边沿触发操作由主-从结构保证 CLK＝1：输出数据；CLK＝0，输入数据 ——上升沿触发 Chap6 功能模块电路 数字系统设计的一般结构及其组成部分的功能 可将数字系统划分成： 可重用的电路组件(组合、时序)＋面向特定应用的状态机控制器 控制逻辑：用于组织、协调数据通道的操作 数据通道：包括加法器、算术/逻辑运算单元(ALU)、乘法器、移位器。功能：对不同的数据集执行重复操作 存储器：存储数据 总线：将各个部件连接在一起，使各个部件之间方便地进行信息交换 2、画出SRAM核心单元（6T）的管级电路图并简述其工作原理 SRAM 静态随机存储器：在电源有效时，SRAM可以保持数据值，不需刷新 SRAM cell 使用了6个晶体管的电路来存储数值。 数据值的存储是对称的（ symmetrical），数据值与它的互补值（ complement ）存储在交叉耦合（ cross-coupled ）的晶体管中 中间的4个管子存储数据 (两个循环相连的反相器)，边上的两管子控制选通 Chap7设计模式和设计流程 适用于半定制设计模式的VLSI设计流程 ：了解流程中各主要步骤 Step 1: 系统结构设计和仿真（高层级行为描述） Requirement Analysis Specification（需求和技术规格分析） 确定系统功能和性能；确定系统构架 System Design（系统设计） 根据以上技术要求，用行为（算法）描述其实现；采用VHDL、Verilog等硬件描述语言HDL，或SystemC、 SystemVerilog 、C/C＋＋等高层描述语言（系统描述语言） System Functional Simulation（系统功能仿真） 仿真器：支持行为级描述；对系统进行功能仿真 Step 2: RTL设计与仿真（RTL硬件描述、仿真） Behavioral （High Level）S