VLSI电路与系统CHAP5P1课案.ppt

第五章 数字ASIC设计特点 5.1 信号的分类 5.2 驱动能力、绝对扇出和相对扇出 一片ASIC由若干功能单元(部件或门)组成，每一单元有一个或多个输入信号，并产生一个或多个输出信号。 每一输出信号受一定强度的驱动，即具有一定的驱动能力，它决定于此部件的晶体管结构。 每一输入端在驱动它的部件(或外部输入端)上加了一定的负载。负载的大小也取决于部件的晶体管结构。 5.3 电路延迟 CMOS电路中的延迟基本上是两部分延迟之和： 电路延迟的公式还可表达为： 电路延迟＝传送延迟十(单位负载的惰性延迟x相对扇出) 5.4 扇入的影响 5.5 边缘缓慢 在基本反相器中，电流与输入电压的关系示于下图中。由图可见，当输入电压在高和低之间变化时，将有一大电流出现。所以若边缘缓慢将使大暂态电流出现时间拖长。 时钟歪斜是同步系统中最严重的问题之一。若歪斜的程度大于从边缘敏感存储器的输出到下一级输入的延迟时间，则其影响将变得很明显。它能使移存器中的数据丢失，使同步计数器发生错误。 时钟歪斜可以由适当的时钟缓冲使之减小，或者在边缘敏感器件的输出和其馈给的任何边缘敏感输入端之间加入一定的延迟。 5.6 时钟缓冲 同步系统中时钟(及其他全局控制线，如复位线)必然负载很重。这样有可能导致电路延迟和时钟歪斜不能容忍。 克服这个问题的方法有二：线形缓冲和树形缓冲。 5.6.1 线形缓冲 线形缓冲在信号线上使用一串缓冲器，使驱动强度逐步增大。每一缓冲器的驱动强度(它通常和负载一样)分配，应使每一结点的相对扇出相同。 例如，图示出一个反相器，它驱动的负载等价于64个反相器，而同样的负载可以通过一串中间缓冲器来驱动。在每一中间结点，相对扇出为4。理论上最佳相对扇出为e(2．71828…)，它使总延迟最小。 5.6.2 树形缓冲 超过一定的绝对负载量之后，通过线形缓冲增加驱动能力的优点不再存在。这是由于在ASIC中的线条宽度有时有限，电流大时在线上会产生大的电压降。在这种情况下，用树形缓冲较好。 值得指出的是，这种时钟分配方案的各个分支在各级之间应该具有相同的相对扇出，因为不平衡的分支是时钟歪斜的最大来源。 由于布线电容通常是一结点上总负载的重要组成部分，在设计好版图后应当再次校核相对扇出。 5.8 三态缓冲器用于总线控制 三态部件允许在ASIC中支持含有多个数据发送器的总线系统，这样就产生了共享通信资源的管理问题。 总线不容许浮动或处于高阻抗，并且绝对不能有两个或多个数据发送器同时接入引起的竞争。浮动的总线可能位于中间电压，它将使总线上任一接收器的n型和p型晶体管都导通，这将导致接收器通道中电流过大。 争夺总线也是同样严重的问题。若两个数据发送器同时试图使总线上一根线取相反的逻辑值，则这将使结点上出现不确定值，并且在两个数据发送器中的电流过大。 5.8.1 译码器用于总线数据发送器选择 使用译码器选择总线数据发送器就消除了总线浮动或竞争的可能性，在任一时间只可能选择一个数据发送器。按照这一原理设计的典型总线访问系统示于图中。 5.8.2 降低总线负载 若一总线上有大量的数据发送器和接收器，则在任一数据发送器上的电容性负载可能使性能降低到不能接受的程度。 总线上的电容性负载有三个来源： 接收器的输入电容； 总线布线的电容； 其他数据发送器的输出电容(即使它们处于高阻(断)状态)。 增大总线数据发送器的驱动强度可以克服输入电容和布线电容问题，但是其他数据发送器的电容也随着驱动强度而增大，导致驱动强度反而下降。 还产生一个缺点，即三态驱动器功率增大要求占用芯片面积也增大。 在极端情况下，可以通过多路选择器树访问总线 5.10 ASIC设计不宜采用的电路 5.10.1 延迟线 延迟线对于工艺过程的变化极为敏感，在军用温度范围(-55至125℃)内延迟量的变化可以达到5倍。任何设计中，若或明或暗地包含延迟线，将给测试带来麻烦。5.10.2到5.10.4小节的讨论都与延迟线有关。 5.10.2 倍频器 在离散逻辑设计中通常使用的产生倍频时钟的方法是用一延迟线和异或门产生一窄脉冲。 倍频器应当用外部电路实现，例如用锁相环等。 5.10.3单稳触发器 与倍频器与延迟线一样，单稳触发器的定时关系也不能保证。若在ASIC设计中必须使用单稳触发器类型的电路，则应当另外解决。 5.10.4 片内振荡器 在设计上可以将奇数个倒相器组成一个闭合环，从而构成一个片内振荡器。片内振荡器与单稳触发器和延迟线属于同一类，其频率与工艺过程有关，不能保证 ASIC 设计的频率精度要求。 许多ASIC工厂提供片上振荡器作为压焊盘库中的一个部件