XilinxISE软件使用过程新(含PROM下载).docxVIP

Xilinx ISE 13.4软件使用方法 本章将以实现一个如图所示的4为加法器为例，来介绍Xilinx ISE13.4开发流程，并且最终下载到实验板BASYS2中运行。 1.建立工程 运行Xilinx ISE Design Suite 13.4，初始界面如图F2所示 F1 软件初始状态表 选择File-New Project，该对话框显示用向导新建工程所需的步骤。 在Name栏中输入工程名称（注意：以下所有不能含有中文字符或空格），如“test”。在Location栏中选择想要存放的工程位置，如“E:\code\Xilinx\test”。顶层语言选项栏中选择“HDL”语言。设置向导最终设置效果如图F2所示 F2 路径信息设置表 点击“Next”，进入芯片型号选择界面。在本界面中，根据BASYS2实验板上的芯片型号进行相关设置，设置效果如图F3所示。 F3 芯片信息选择表 点击“Next”，出现如图F4所示工程信息汇总表格。 F4 工程信息汇总表 点击“Finish”完成设置。 2新建Verilog文件 在F5所示界面中，如图所示的区域内右击鼠标，选择“New Source”，出现F6对话框。 F5 在File name栏中键入verilog文件的名称，如“test”。 F6 点击“Next”，在本界面中将设置加法器的输入输出引脚数量，如图F1所示的加法器共有A、B、C0、S和C1，5组引脚，其中A、B和S为4位总线形式，因此设置结果如图F7所示。 F7 点击“Next”，出现Verilog新建信息汇总表。 F8 点击“Finish”，完成Verilog新建工作。 3逻辑设计 输入代码 module test( C0, A,B,C1,S ); input C0; input [3:0] A; input [3:0] B; output [3:0] S; output C1; reg[3:0] S; reg C1; always @(A or B or C0) begin S = A + B + C0; if(A + B + C0 15) C1 = 1; else C1 = 0; end endmodule 在输入完成后，双击“Check Syntax”对代码进行语法检测。 F9 4.仿真验证 在完成语法检测模块后，可以根据需要对系统进行仿真测试，下面将详细介绍具体的实验步骤。首先，点击如图F10所示的“Simulation”选项，将当前工程切换至仿真模式下。 F10 然后，在如图F11所示区域右击鼠标，选择“New Source”选项 F11 选择“Verilog Test Fixture”选项，添加测试文件，在“File Name”栏中为测试文件命名，如“test_Fixture”。一直点击“Next”，直至点击“Finish”完成设置。 F11 在新建仿真文件后，将文本中Initial Begin和end之间的内容修改为如下内容。 initial begin C0 = 0; A = 4b0001; B = 4b0100; #100; C0 = 0; A = 4b0101; B = 4b1010; #100; C0 = 1; A = 4b0101; B = 4b1010; #100; C0 = 0; A = 4b0001; B = 4b1111; #100; end 完成文本输入后，在F12所示的界面中，首先在左上区域内选中“test_Fixture”，然后双击左下区域内的“Simulate Behavioral Model”进入仿真界面。仿真界面效果图如图F13所示。 F12 F13 5.锁定引脚 关闭仿真界面，显示如图F14所示界面，首先将工程切换至“Implementation”状态，然后在左上区域内右击鼠标，为工程添加“Implementation Constraints Files”选项。 F14 在“Files Name”选项中命名引脚文件，如“Test_ICF”。 F15 在引脚锁定文件中，输入引脚映射关系。效果如图F16所示。 F16 6.综合文件 选择如图F17所示的test.v文件，然后双击“Synthesize - XST”进行综合。 F17 双击“Implement Design”。 F18 7.生成.bit文件并下载 双击“Generate Programming Files”文件，生成.bit文件。 F19 双击“Configuration Target Device”-“Management Conf