电子系统课程设计规划报告.doc

电子系统课程设计报告 频率合成器设计 姓 名: 专 业: 班 级: 学 号: 指导老师: 2011-06-24 目录 一、设计的任务…………………………1 二、设计的要求…………………………1 三、所用的单元电路……………………2 （1）555时基电路……………………………2 （2）CD4046锁相环电路……………………… 3 （3）频率倍增电路…………………………… 四、选用的元器件及计数参数………… 五、电路的组装和调试过程…………… 六、频率合成器设计的心得体会……… 七、设计所用的总电路图……………… 设计的任务 利用锁相环设计一个频率合成器，倍频大小可自行决定所用的芯片分别为CD4522两片、CD4046一片、555一片 设计的要求 掌握VCO压控振荡器的基本工作原理，加强对基本锁相环工作原理的理解。 熟悉锁相环式数字频率合成器的电路组成和工作原理。 强化实用电路设计的方法和技巧以便进一步掌握电子工艺，建立良好的工程意识。 利用锁相环制成的频率合成器由锁相环、可变编程分频器组成，从锁相环路鉴相器的一个输入频率fin由锁相环VCO输出频率fout，经可编程式分频器N分频得到fout/N，送入鉴相器另一输入端，当环路锁定时有f=fout/N=fout/M即fout=Nfin改变分频系数N，可得不同频率信号输出 设计原理框图： 输出 所用的单元电路 （1）555时基电路 1、 555芯片引脚图及引脚描述 　　555的8脚是集成电路工作电压输入端，电压为5～18V，以UCC表示；从分压器上看出，上比较器A1的５脚接在R1和R2之间，所以5脚的电压固定在2UCC/3上；下比较器A2接在R2与R3之间，A2的同相输入端电位被固定在UCC/3上。 　　1脚为地。2脚为触发输入端；3脚为输出端，输出的电平状态受触发器控制，而触发器受上比较器6脚和下比较器2脚的控制。 　　当触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复位状态，3脚输出低电平； 　　2脚和6脚是互补的，2脚只对低电平起作用，高电平对它不起作用，即电压小于1Ucc/3，此时3脚输出高电平。6脚为阈值端，只对高电平起作用，低电平对它不起作用，即输入　电压大于2 Ucc/3，称高触发端，3脚输出低电平，但有一个先决条件，即2脚电位必须大于1Ucc/3时才有效。3脚在高电位接近电源电压Ucc，输出电流最大可打200mA。 　　4脚是复位端，当4脚电位小于0.4V时，不管2、6脚状态如何，输出端3脚都输出低电平。 　　5脚是控制端。 　　7脚称放电端，与3脚输出同步，输出电平一致，但7脚并不输出电流，所以3脚称为实高（或低）、7脚称为虚高。 2、 555集成电路的框图及工作原理 555集成电路开始是作定时器应用的，所以叫做555定时器或555时基电路。由于它工作可靠、使用方便、价格低廉，目前被广泛用于各种电子产品中，555集成电路内部有几十个元器件，有分压器、比较器、基本R-S触发器、放电管以及缓冲器等，电路比较复杂，是模拟电路和数字电路的混合体，如图1所示。 3、 555芯片管脚介绍 555集成电路是8脚封装，双列直插型，如图2(A)所示，按输入输出的排列可看成如图2(B)所示。其中6脚称阈值端(TH)，是上比较器的输入；2脚称触发端(TR)，是下比较器的输入；3脚是输出端(Vo)，它有O和1两种状态，由输入端所加的电平决定；7脚是放电端(DIS)，它是内部放电管的输出，有悬空和接地两种状态，也是由输入端的状态决定；4脚是复位端(MR)，加上低电平时可使输出为低电平；5脚是控制电压端(Vc),可用它改变上下触发电平值；8脚是电源端，1脚是地端。 4、 555振荡器电路(无稳电路) 由555定时器构成的多谐振荡器如图9(a)所示，其工作波形见图9(b)。 接通电源后，电源VDD通过R1和R2对电容C充电，当Uc1/3VDD时，振荡器输出Vo=1，放电管截止。当Uc充电到≥2/3VDD后，振荡器输出Vo翻转成0，此时放电管导通，使放电端(DIS)接地，电容C通过R2对地放电，使Uc下降。当Uc下降到≤1/3VDD后，振荡器输出Vo又翻转成1，此时放电管又截止，使放电端(DIS)不接地，电源VDD通过R1和R2又对电容C充电，又使Uc从1/3VDD上升到2/3VDD,触发器又发生翻转，如此周而复始，从