电子0902卢明芳063.doc

《CPLD/FPGA原理及应用》 实验报告 2012年4月 《CPLD/FPGA原理及应用 实验名称 Quartus II软件的使用方法 实验时间 2012年 4月25 日 实验地点 计算机中心201 实 验 人 姓 名 卢明芳 合 作 者 学 号 20091185063 实验小组 第 组 实验性质 □验证性 □设计性 □综合性 □ 应用性 实验成绩： 评阅教师签名： 实验要求 学习quartus II软件的安装，配置及输入方法，熟悉其原理图的设计， 参数的设置编译仿真，优化设置，基于宏功能模块的设计等。 二．实验内容 （1）Quartus II原理图设计 （2）Quartus II的优化设置 （3）Quartus II的时序分析 （4）基于宏功能模块的设计 实验总结： 通过此次实验，我基本上能够操作此软件及其各种基本设置，能够使用它用原理图输入方法设计电路，使用这种方法比较直观，但要按照正确操作过程正确操作，否则会出现不可预知的问题。 附录： 半加器原理图设计输入及编译仿真。 仿真输出波形 分析：由图可知，a输入为1，b输入为0，则cout进位输出 为0，sout和为1. （2）1位全加器编译与仿真 仿真输出波形 分析：由图可知a,b,cin为高电平，cout进位输出为1，sum和为1 （3）乘法器模块 波形输出结果 .分析：由上图显示，a=35,b=-92时，结果r=-3220 (4)除法器模块 波形输出结果 分析：由上图可知，当n=-99,d=-97时，结果商q=1,余数r=2. (5)计数器模块 波形输出结果 分析：由上图可知，当ud由低电平跳到高电平时，q端输出为加法计数从4加到5。同样当ud从低电平跳到高电平时，计数端q为减法计数器从5减到4. （6）常数模块 波形输出结果 分析：由上图可看出，当输入为din=-276时，输出结果dout=0011101100即为输入的补码。 （7）锁相环模块 波形输出结果 分析：初始设置为c0为输出时钟的2倍，倍频为2，而c1为分频，输出为时钟的一半，由上图可知输出按初始设置输出。 （8）存储器模块 波形输出结果 分析：由上图可看出a=3,b=0时输出结果为0. （9）课后练习3.7 15位的序列发生器 波形发生结果 《CPLD/FPGA原理及应用 实验名称 五人表决器 实验时间 2012年 5月 2日 实验地点 计算机中心201 实 验 人 姓 名 卢明芳 合 作 者 学 号 20091185063 实验小组 第 组 实验性质 □验证性 □设计性 □综合性 □ 应用性 实验成绩： 评阅教师签名： 实验要求 熟悉quartus II配置及输入方法，熟悉其原理图的设计， 参数的设置编译仿真，优化设置，文本输入法的设计及其电路图的生成。 二．实验内容 设计一个五人表决器，使用原理图输入法和文本输入法两种方法，写出其输出表达式，将文本输入法生成原理图，并与自己设计的原理图比较，分析输出波形。 实验总结： 在本次实验中，我们使用原理图输入法和文本输入法做了五人表决器，在将文本输入法生成的原理图与自己设计的原理图对比，可发现原理图的设计可以是多种多样的，而且输出波形图中，仿真图的输出波形在输出时有一定的延迟。 下图为原理图的输入 此为原理图输入法的波形 由上图可看出，当5个输入中超过2个是高电平的，输出便为高电平，但输出延迟周期的四分之三。 此为文本编辑窗口 下图为文本输入法所生成的原理图 下图为文本输入法产生的波形 由上图可知，由上图可看出，当5个输入中超过2个是高电平的，输出便为高电平，但输出延迟周期的二分之一。 将两种输出波形比较可知，文本输入法的输出波形延迟时间相比较而言短一些。 《CPLD/FPGA原理及应用 实验名称 Modelsim软件的使用方法 实验时间 2012年 5月16 日 实验地点 计算机中心201 实 验 人 姓 名 卢明芳 合 作 者 学 号 20091185063 实验小组 第 组 实验性质 □验证性 □设计性 □综合性 □ 应用性 实验成绩： 评阅教师签名： 实验要求 熟悉modelsim的使用，掌握其工程创建及波形仿真。 二．实验内容 （1）9分频，占空比为50%的时序电路的设计。 （2）10分频，占空比为50%的时序电路的设。 实验总结： 通过此次实验，我基本上能够操作此软件及其工程创建及文件加载，会用此软件设计奇分频和偶分频。利用此软件写测试