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全加器与全减器设计课案
学校代码:_________
学 号: __________
Hefei University
数电设计报告
NUMBER OF ELECTRICAL DESIGN REPORT
设计题目: 全加器与全减器设计
学位类别: 工学学士
年级专业(班级):电子信息工程1班
作者姓名:汤家映(1405011019)、宋道远(1405011020)、朱亚东(1405011022)
导师姓名: 谭敏
完成时间: 2015-5-17
目录
一、设计任务 2
1.用组合逻辑电路设计1位二进制全加器与全减器 2
2.用双8选1数据选择器74LS151设计1位二进制全加器与全减器 2
3.用广义译码器VHDL语言设计1位二进制全加器与全减器 2
二、设计过程 2
1.用组合逻辑电路设计1位二进制全加器与全减器 2
(1)进行逻辑抽象,建立真值表 2
(2)画出卡诺图 2
(3)画出逻辑电路 3
2.用双8选1数据选择器74LS151设计1位二进制全加器与全减器 3
(1)逻辑问题进行抽象,列出真值表 3
(2)列出函数表达关系 4
(3)用数据选择器74LS151画出逻辑电路图 4
3.用广义译码器VHDL语言设计1位二进制全加器与全减器 5
三、总结 6
一、设计任务
用组合逻辑电路设计1位二进制全加器与全减器;
用双8选1数据选择器74LS151设计1位二进制全加器与全减器;
用广义译码器VHDL语言设计1位二进制全加器与全减器。
二、设计过程
用组合逻辑电路设计1位二进制全加器与全减器
进行逻辑抽象,建立真值表
全加器与全减器真值表
输入 输出 A B C 全加器(m=0) 全减器(m=1) S D S D 0 0 0 0 0 0 0 0 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 0 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 1 1 1 1
(说明:当m=1时为全加器A.B分别表示被减数和减数C表示低位向高位的借位数,S表示本位和值,D表示向高位的借位; 当m=0时为全加器A.B分别表示两个加数C表示低位向高位的进位数,S表示本位和值,D表示向高位的进位)
画出卡诺图
BC\mA 00 01 11 10 00 0 0 0 0 01 0 1 0 1 11 1 1 1 1 10 0 1 0 1
S的卡诺图 D的卡诺图
BC\mA 00 01 11 10 00 0 1 1 0 01 1 0 0 1 11 0 1 1 0 10 1 0 0 1
全加器:m=0时,,
全减器:m=1时,,
(3)画出逻辑电路
根据最简逻辑表达式画出逻辑电路图
用双8选1数据选择器74LS151设计1位二进制全加器与全减器;
逻辑问题进行抽象,列出真值表
全加器与全减器真值表
m A B C S D 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 1 1 4
(说明:当m=1时为全加器A.B分别表示被减数和减数C表示低位向高位的借位数,S表示本位和值,D表示向高位的借位
当m=0时为全加器A.B分别表示两个加数C表示低位向高位的进位数,S表示本位和值,D表示向高位的进位)
列出函数表达关系
根据上面真值表,列出逻辑函数表达式(标准与或式)
用数据选择器74LS151画出逻辑电路图
根据逻辑函数的标准与或式画出逻辑电路图
用广义译码器VHDL语言设计1位二进制全加器与全减器
根据全加器与全减器的真值表编写VHDL程序,程序如下:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY JJ IS
PORT(M,A,B,C:IN STD_LOGIC;
S,D
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