第1章VHDL概述.pptVIP

现代EDA技术的特征: EDA技术的发展趋势 Verilog HDL 的发展历史图表 高层次设计是一种“概念驱动”形式的设计。使用高层次设计方法，设计人员不需要再通过门级原理图来描述电路，而只要针对设计目标进行功能描述。这样设计人员就可以摆脱电路细节的束缚，把精力集中在创造性的方案与概念构思上，一旦这些概念构思以高层次描述的形式输入到EDA系统中之后，EDA系统就能以规则驱动的方式自动完成整个设计。 常用的EDA软件工具 集成的CPLD/FPGA开发工具 逻辑综合工具 仿真工具 其他设计工具 集成的CPLD/FPGA开发工具 逻辑综合工具（Synthesis Tools） 仿真工具（simulation tools） 1.4 硬件描述语言的新发展 　　当前超大规模集成电路的设计面临着这样一些问题： 　　(1) 设计重用、知识产权和内核插入。 　　(2) 综合，特别是高层次综合和混合模型的综合。 　　(3) 验证，包括仿真验证和形式验证等自动验证手段。 　　(4) 深亚微米效应。 　　这些问题给EDA技术的发展提出了新的课题，为了解决这些问题，对HDL语言进行改进和发展是很必要的，例如IEEE在1993年就对VHDL语言进行了第一次修订。 　　目前众多研究者都认为从更高的抽象层次上开展设计，并提高元件模型的可重用性(Reusability)，可以提高设计效率。这方面的工作以OO VHDL和DE VHDL为代表。 另外，如何拓宽HDL语言的应用范围，也是研究的重点之一。这方面值得注意的有VITAL (VHDL Initiative Towards ASID Library)等工作。 此外，为解决系统级设计和软硬件协同设计的问题，EDA工业协会的工程技术建议委员会提出了系统级描述语言(System Level Description Language)的概念。 1.4.1 OO VHDL 　　OO VHDL(Object Oriented VHDL)，即面向对象的VHDL。其主要概念来自美国国防部支持的RPASSP(Rapid Prototyping of Application Specification Signal Processors，快速专用信号处理器原型)计划。目前IEEE有一个专门的小组对OO VHDL进行研究。 　　在软件工程界大家一致公认，面向对象的方法在处理复杂应用和增加软件的可重用性方面的能力比较强。而复杂性和可重用性正是当前集成电路设计中迫切需要解决的问题。因此，人们希望把面向对象方法应用到HDL语言中。OO VHDL就是在这种背景下产生的。解决了VHDL在抽象性方面的不足和在封装性上能力不强等问题，另外它还通过其继承机制解决了实际设计中的一些问题。OO VHDL模型的代码比VHDL模型短30%～50%，有利于缩短开发时间，提高开发效率。 1.4.2 DE VHDL 　　应对可重用性的问题。美国杜克大学发展的DE VHDL(Duke Extended VHDL)通过增加一些语句，使设计者可以在VHDL描述中调用不可综合的子系统。此外，DE VHDL计划提供一种抽象子系统功能的方式，使设计者能够在不熟悉子系统实现细节的情况下了解其功能。 　　杜克大学用DE VHDL进行了一些多芯片系统的设计，结果表明，DE VHDL可以极大地提高设计能力。 1.4.3 VITAL 　　长期以来，业界一直缺乏高效可靠的VHDL语言描述的ASIC库，这在一定程度上影响了VHDL的广泛应用。而建立ASIC库的最大困难在于VHDL中没有统一、有效的方法处理时间。对此，业界和IEEE开展了一系列研究工作，尝试解决这一问题。VITAL是其中最重要的结果。VITAL有以下一些主要特点： 　　(1) 精确描述时序关系，其中包括描述延时模型、时序检查、电平尖峰处理和宏单元间的互连延时等。 　　(2) 高效率仿真。VITAL主要处理门级逻辑单元，因此必须具备高的仿真效率，否则现在ASIC的规模将使仿真时间长得令人难以接受。 　　(3) 具有反向注释能力。 超大规模集成电路的设计是层次式的迭代与提炼的过程，越到低层次越可以得到更精确的延时信息，因此需要一种机制把低层次的延时信息反向注释到较高层次，同时，现在已经有描述延时信息的工业标准SDF(Standard Delay Format)，所以VITAL应具有从SDF获得反向注释的能力。 　　(4) ?VITAL模型适用于各种VHDL仿真器，即具备通用性。 　　 第1章 概 述 第1章　概 述 1.1 电子系统设计方法的演变过程 1.2 硬件描述语言 1.3 EDA典型流程 1.4 硬件描述语言的新发展 1.