CPLD数字频率计系统的研究与设计.PDF

( ) 第 7 卷 　第 1 期 　　　　　　　　　　重庆科技学院学报 自然科学版 　　　　　　　　2005 年 4 月 CPLD 数字频率计系统的研究与设计 聂 　辉 (湖南冶金职业技术学院 , 湖南株洲 412000) 摘 　要 :CPLD 是 PLD 的家族成员之一 ,它比一般的 PLD 具有更高的集成度 、良好的工作可靠性和稳定性 。用 CPLD 作频率计数字电路的核心部件 ,可简化频率计的硬件电路 ,提高系统的工作速度 ,节约设计与制造成本 。文中介绍 了用 CPLD 设计制作十进制数字频率计系统的方法 。 关键词 :CPLD ;数字频率计系统 ; 电路模块 ( ) 中图分类号 :TM935 　　　　　　　文献标识码 :A 　　　　　　　文章编号 :1673 - 1980 2005 01 - 0076 - 04 ( ) 　　CPLD 复杂可编程逻辑器件 是一种具有高集 进行计数 ,使低位计数器的溢出位与高位计数器的 成度 、良好的工作可靠性和稳定性的可编程数字逻 输入时钟位相连 。从计数器电路结构可知 ,该电路 辑芯片 ,因此受到了世界范围内电子工程设计人员 输出信号是由低位到高位的多组 4 位 2 进制表示的 的广泛关注和普遍欢迎 。若用 CPLD 作频率计数字 十进制数 ,用来分别表示被测信号的个 、十 、百、千 电路的核心部件 , 则可简化这种频率计 的硬件 电 ……等位的数值 。位数越高频率测量的范围也越 路 、提高系统的工作速度和节约设计与制造成本 。 宽 ,此测量范围由计数电路内部的十进制计数器的 下面就笔者研究设计的 CPLD 数字频率计的系统功 个数来决定 。锁存 电路的主要功能是对计数器计 能、硬件电路设计 、软件设计 、硬件制作与调试等作 数输出的数据进行锁定保存 。即使在前级计数 电 简要的介绍和分析 。 路的计数器清零以后 ,锁存器依然有保存的数据存 在 ,不会造成数据的丢失 。锁存电路中的锁存器是 1 　系统功能的分析与电路设置 对单个十进制计数器数据进行保存 , 因此锁存器的 由于数字频率计是一个需对数字信号进行测 个数由前一级计数电路的十进制计数器的个数决 量和显示的系统 , 因此它需要设置控制电路 、计数 定 。译码显示电路由译码器和显示器构成 ,译码器 电路 、锁存电路和译码显示电路等 。控制电路的功 的功能是 ,将锁存器保存并输出的 4 位 2 进制代码 能是对计数电路 、锁存电路和译码显示电路进行工 表示的十进制数进行译码转换 ,将其转换为能直接 作和时序的控制 。其控制要求为 :先使计数电路在 驱动数码管显示与其对应的十进制数字字符的输 1s 内进行计数 ,接着在下一个 1s 内锁存计数的结 出信号 。显示器 由数码管电路构成 。由于被测信 果 ,然后再将锁存的数据进行译码和显示 。在第一 号可能具有多个位数的频率 , 因此需要多个数码管 个测量显示周期结束后 ,控制电路将再次发出控制 对其进行显示 。数码管的个数可根据被测信号频 信号 ,先对功能电路清零 ,然后使系统开始第二个 率的位数来决定 。若采用动态显示模式驱动数码 测量周期的工作 。计数电路是对被测频率信号进 管 ,则可使数码管依次显示个 、十 、百、千等位的数 行频率计数测量的主功能电路 。根据频率的定义