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电子设计自动化基础－1;内容;Verilog HDL设计入门;例：上升沿D触发器 module dff_pos(data,clk,q); input data,clk; //端口声明 output q; //端口声明 reg q; //数据类型声明 always @(posedge clk) q=data;//电路描述 endmodule;Verilog HDL设计入门;Verilog HDL设计入门;Verilog HDL基础知识;;Verilog HDL基础知识;整数: 17 //位宽, 基数符号不写会采用default值 (32bit十进制) 8’d32 //8-bit十进制值为32 8’h12 //8’ 8’h1A 8’b0001_1100 /* ”_”无特別意义，只是为了方便二进制数易读*/ 8’o37 32’bx // ”x”表unknown 4’b0??? // ”?”表High impedance 实数： 7.2 1.8e-4 //1.8*10-4 9.5E6 .12 2. // illegal;Verilog HDL基础知识;Verilog HDL基础知识;EX1： module MUX_2（out, a, b, sel）； output out； input a, b, sel； not U0（sel_, sel）； and U1（a1, a, sel_）, U2（b1, b, sel）； or U3（out, a1, a2）； endmodule;EX2: module \2:1MUX (out, a, b, sel)； output out； input a, b, sel； not not1 (\~sel , sel)； and and1 (a1, a \~sel ), and2 (b1, b, sel)； or or1 (out, a1, a2)； endmodule ;Verilog HDL基础知识;Verilog HDL基础知识;■ `define `define name macro_text EX: `define ADD 3’h0 `define SUB 3’h1 .... case（opcode） `ADD：.... `SUB：..... endcase ■ `include EX: `include “user_define_task.v” ■ `timescale `timescale time unit/time precision ;EX: `timescale 10ns / 1ps module MUX2（out, a, b, sel）； output out； input a, b, sel； not #3 not1（sel_, sel）； // delay 3个10ns ... endmodule EX: `timescale 10ns / 1ns module MUX2（out, a, b, sel）； output out； input a, b, sel； not #2.63 not1（sel_, sel）； /* 2.63*10ns = 26.3ns ... 四舍五入→26ns. delay 26ns */ endmodule;Verilog HDL基础知识;Verilog HDL基础知识;Verilog HDL基础知识;Verilog HDL基础知识;wire out；// tri out；;tri0 out；;两个 cell 的 output 相连接时:;Verilog HDL基础知识;Verilog HDL基础知识;Verilog HDL基础知识;在使用数据类型时要注意下列几点： (1)在电路外部一个 input port 可以用 net 或 reg 来驱动，而进到电路内部这个 input port 只能是net类型。 (2)在电路内部一个 output port 可以为 net 或 register 类型，而在电路外部output port 只能是 net类型。 (3)无论在电路内外，一