现代半导体器件第3章.ppt

3 MOSFET及相关器件 2008－2009年度 3.1 引言 MOSFET的尺寸缩小和电压降低 CMOS工艺 按比例缩小的时，应该同时在降低电源电压，提高器件性能和可靠性等方面进行折衷优化。 环形振荡器的尺寸缩小问题 级间延迟和电源电压关系 扇入和扇出 栅氧化层电容和电源电压 恒压按比例缩小规则 等比例缩小时，注意有效沟道长度，器件速度和漏致势垒下降的影响。 结深，源漏电阻和结的突变性的设计 工艺制备的问题 低电源电压下工作的限制 综合考虑高性能与低功耗应用的缩小规则 3.3 CMOS/BiCMOS3.3.1 源区和漏区结构 源漏寄生电阻：接触电阻，薄层电阻，复合扩展电阻，积累电阻 接触电阻： 薄层电阻： 积累电阻和扩展电阻 栅致漏端势垒降低——泄漏电流 源漏抬高结构 3.3.2 沟道结构 优化设计沟道杂质分布：减小短沟道效应影响，增大驱动电流，保证可靠关断。 非均匀沟道掺杂 导通电流与关态电流之比 突变沟道杂质分布——地平面结构 短沟道效应：随着沟道长度减小，由于沟道中电荷共享作用，栅压所能控制的沟道电荷变少。——阈值电压减小 沟道长度缩短引起的杂质浓度再分布——阈值电压增大 反型层迁移率 界面陷阱对迁移率的影响 通过向栅氧化层中注入 电荷改变陷阱态密度 衬底掺杂对迁移率的影响 3.3.3 栅结构 材料：多晶硅/金属硅化物 考虑到尺寸效应，不能将功函数取为简并的n型或p型硅的数值，沟道区也不能视为经典半导体。 量子效应：沟道电荷薄膜不完全处于界面 实际电容： 统计方法和量子效应的影响 3.3.4 栅的介电性能 栅氧化层厚度的测量 超薄栅氧化层的物理限制 1.隧穿电流增加引起的功耗问题 2.隧穿电流增加引起的可靠性问题 直接隧穿 FN电流（Fowler-Nordheim） 短沟道器件的栅电流特性优于长沟道器件 栅电流正比于沟道长度，漏电流随沟道长度减小而增加。 3.4 可靠性 3.4.1 热载流子 n-MOS器件：与p-MOS器件相区别 热载流子效应引起的可靠性问题： 漏端强场区的沟道电子获得能量，加速向栅氧化层中运动，导致电荷注入到栅氧化层并产生固定电荷，引起器件阈值电压上升。 经验公式： 碰撞电离反馈效应 3.4.2 介质失效 机制：空穴或电子陷落在薄栅二氧化硅中，导致氧化层击穿和绝缘层中产生电流通路。 积累电荷量 隧穿电流和TDDB效应 3.5 SOI和三维结构3.5.1 部分耗尽的SOI MOSFET SOI器件的优点 部分耗尽SOI（PD SOI） 衬底浮置效应 衬底浮置效应的消除方法： 1.在沟道中形成接触 2.降低多数载流子寿命降低积累电荷量 3.在晶体管衬底区形成与源端直接相连的接触。 4.控制源端带隙 源端带隙工程对亚阈值摆幅的影响 全耗尽SOI MOSFET 优点： 1 降低热载流子效应 2 增强驱动能力 3 减小源漏寄生电容 4 降低短沟道效应 各种结构按比例缩小因子 常规结构 环栅结构 背栅 地平面结构 3.6存储结构3.6.1 DRAM 单管DRAM结构要求：电容能存储足够的电荷，保证在刷新周期内可维持存储状态。 DRAM电容： 1.增大电容面积：槽状电容，穹状或者冠状电容 2.高介电常数的材料 平面，台状和冠状电容比较 3.6.2 SRAM SRAM技术改进不大 TFT薄膜晶体管（Thin-Film transistor） SRAM单元 漏端轻掺杂方法 改善关态电流特性，提高电流驱动能力 单电子存储单元：利用一个电子存储一位信息的结构。 基本工作原理：使单电子进入硅岛粒子形成的势阱中，电子对硅岛充电后引起的TFT阈值电压变化，达到一个能够存储信息的稳定状态。 库伦阻塞效应 3.6.3非挥发性存储器（Nonvolatile Memory ） 非挥发性存储器的存储信息在外加电压撤除后仍能长期保持。 分类： 1.PROM 可编程只读存储器 2.EPROM 电可编程只读存储器 3.EEPROM 4.闪存EPROM EEPROM的器件编程方式 沟道热电子注入技术（CHEI） 漏端雪崩热载流子注入（DAHC） 衬底－电流感应热电子技术（SCIHE） 沟道激发二次电子注入（CISEI） CISEI是能够实现编程电压最低的方法 P型环状晕圈结构 3.7 低压/低功耗器件3.7.1 低阈值电压器件 降低功耗：器件尺寸缩小和电源电压降低 1.改变晶体管偏置使得阈值电压可变或可调节。 (1)关态电流和驱动电流 (2)活性比例系数 (3)待机状态的偏置电路 (4)功耗 2.可变阈值电压器件 3.7.2 低电压的噪声效应 电源电压和阈值电压降低的影响 MOS中的1/f噪声：自由载流子数量的涨落或迁移率