计算机组成原理第二章4.ppt

浮点数的规格化 规格化目的： 为了提高数据的表示精度 为了数据表示的唯一性 尾数为R进制的规格化： 绝对值大于或等于1/R 二进制原码的规格化数的表现形式： 浮点数标准(IEEE754) IEEE754浮点数的范围 设有两个浮点数ｘ和ｙ, 它们分别为: 完成浮点加减运算的操作过程大体分为： 使二数阶码相同（即小数点位置对齐），这个过程叫作对阶。 ? 先求两数阶码 Ex 和 Ey之差，即△E = Ex－Ey 若△E = 0，表示 Ex=Ey 若△E 0, ExEy 若△E 0, ExEy 例: x=201×0.1101, y=211×(-0.1010), 求x+y=? 尾数求和方法与定点加减法运算完全一样。 对阶完毕可得: [x]补=00 11, 00.0011 [y]补=00 11, 11.0110 对尾数求和: 00.0011 + 11.0110 11.1001 即得: [x+y]补=00 11, 11.1001 浮点乘法硬件实现的逻辑电路 确定符号位：异或门输出的是结果的符号位（Sc＝Sa⊕Sb）。 阶码运算由加法器完成 有效数乘法运算：有效数乘法计算完成1.Fa×1.Fb。其整数部分只可能有01，10 和11 这3 种情况。 例：用IEEE754 单精度浮点数完成以下两个浮点数的除法，  x=-1×23，y=1×24，求x/y。 解： x=(-1)1×2130-127×(1+0) y=(-1)0×2131-127×(1+0) Sx =1，SY =0， Ex=(130)10  Ey=(131)10 Fx=Fy=00000000000000000000000， 浮点数格式为： X=100000000000000000000000 Y=000000000000000000000000 求商的有效数： 可以采用前面介绍过的定点数的除法求得：  Q=(1+Fx)/(1+Fy)=1.00000000000000000000000 于是，F=0.00000000000000000000000。 S=1 于是得到了浮点数的商的格式如下： V=10111111000000000000000000000000 浮点除法硬件实现的逻辑电路 符号确定：异或门输出的是结果的符号位（Sc＝Sa⊕Sb）。 阶码计算由加法器完成 有效数计算：求1.Fa÷1.Fb。由于尾数是1.Fa÷1.Fb 的小数部分，商的整数部分只可能是0 或1。 (2)尾数求和 (4) 舍入处理 采用0舍1入法处理, 则有: 1+ 1 1 011) + 1 111) (3) 规格化处理 尾数运算结果的符号位与最高数值位为同值，应执行左规处 理，结果为110)， 阶码为00 011。 (5) 判断溢出 阶码符号位为00，不溢出，故得最终结果为 x + y = 2011 × (-0 例 两浮点数x = 201×0.1101，y = 211×(-0.1010)。假设尾数在计算机中以补码表示，可存储4位尾数，2位保护位，阶码以原码表示，求x+y。 解：将x,y转换成浮点数据格式 [x]浮 = 00 01, 00.1101 [y]浮 = 00 11, 11.0110 步骤1：对阶，阶差为11-01=10，即2，因此将x的尾数右移两位，得 [x]浮 = 00 11, 00.001101 步骤2：对尾数求和，得: [x+y]浮 = 00 11, 11.100101 步骤3：由于符号位和第一位数相等，不是规格化数，向左规格化，得 [x+y]浮 = 00 10, 11.001010