第七章 半导体存储器.ppt

第七章 半导体存储器 7.1 概述 2.存储器的性能指标 a. ROM ： **PROM在出厂时存储内容全为1（或者全为0),用户可根据自己的需要写入，利用通用或专用的编程器，将某些单元改写为0(或为1)。 b.随机存储器RAM（读写存储器） （2）从制造工艺上分类 7.2 只读存储器（ROM） a.存储矩阵 b.地址译码器 2. 二极管ROM电路 2. 二极管ROM电路 其中： (2)由CMOS构成 7.2.2 可编程只读存储器（PROM） 7.3 随机存储器（RAM） 其中： *地址译码器： *读/写控制电路: 注：上述框图的双向箭头表示一组可双向传输数据的导线，它所包含的导线的数目等于并行输入/输出数据的位数。 图7.3.2为1024×4位的RAM2114的工作原理图 * 存储矩阵：2114中有64行×（16×4)列＝4096个存储单元，每个存储单元都是由6个NMOS管组成，其示意图如图7.3.4所示。 2.双极型SRAM的存储单元（自学） 图7.4.1是用8片1024×1的RAM构成1024×8的RAM接线图。 7.4.2 字扩展方式 每一片256×8的A0～ A7可提供28＝256个地址，为0～0到1～1，用扩展的字A8、 A9构成的两位代码区别四片256×8的RAM，即将A8、 A9译成四个低电平信号，分别接到四片256×8RAM的CS ?，如下表 四片256×8RAM地址分配为 实现的电路如图7.4.3所示 图7.4.4为由4片2114构成的4096×4位RAM的电路连线图。 其各片RAM电路的地址分配如表7.2.1 如果一片RAM或ROM的位数和字数都不够，就需要同时采用位扩展和自扩展方法，用多片组成一个大的存储器系统，以满足对存储容量的要求。 再由字扩展方式构成1024×8位RAM，如图7.4.6所示，所以一共用了8片256×4位的RAM。 (2) 当地址码为0011001100,且R/W?=1 时，A9A8=00，256×8(1)组被选中，其他组被封锁。 7.5 用存储器实现组合逻辑函数 可以看出，若把地址输入A1和A0看成是两个输入变量，数据输出看成是一组输出变量，则D3~D0就是一组A1~A0的组合逻辑函数。可写成： *由于任何组合逻辑函数都可以写成最小项之和的形式，因此任何组合逻辑函数都可以通过向ROM中写入相应的数据来实现。 解：首先将所给的逻辑函数展成最小项之和的形式。 其连线图如图7.5.1所示 例7.5.2 试用ROM设计一个2位二进制数的比较器。设这两个2位数分别为A＝A1A0，B＝B1B0。当AB时，Y1=1；当A＝B时，Y2=1;当AB时，Y3=1. 则选用16×3的ROM，实现电路如图7.5.2所示。 解：由图7.5.4(b）得出输出数据端和地址码输入的关系表为 由电路可得输出电压为 作 业 7.3.1 静态随机存储器（SRAM） **总之，一个RAM有三根线：①地址线是单向的，它传送地址码（二进制），以便按地址访问存储单元。②数据线是双向的，它将数据码（二进制数）送入存储矩阵或从存储矩阵读出。③读/写控制线传送读（写）命令，即读时不写，写时不读。 7.3.1 静态随机存储器（SRAM） 图7.3.2 A9 地址译码器：10根地址线A0~A9，分2组，6根行地址输入线A8~A3加到行地址译码器上，其输出为26＝64根行地址输出线X0～X63；4根列地址输入线A2～A0、A9加到列地址译码器上，译出24＝ 16列地址输出线，其输出信号从已选中一行里挑出要读写的4个存储单元，即每个字线包含4位I/O1~ I/O4。 7.3.1 静态随机存储器（SRAM） 逻辑符号如图7.3.3所示 图7.3.3 其中： 存储单元：64×64＝4096，排列成64行和64列的矩阵 *I/O1~ I/O4：数据输入端也是数据读出端。读/写操作是由 R/W? 和 CS? 控制的。 *读/写控制：当 CS? ＝0， R/W? ＝1时，为读出状态，存储矩阵地数据被读出，数据从I/O1~ I/O4输出。当CS? ＝0, R/W? ＝0时，执行写入操作，I/O1~ I/O4上的数据写入到存储矩阵中。 7.3.1 静态随机存储器（SRAM） 若CS? ＝1 ，则所有的I/O端都处于禁止状态，将存储器内部电路与外部连线隔离，此时可以直接把I/O1~ I/O4与系统总线相连，或将多片2114的输入/输出端并联使用。 如：A9A2~A0=0001,A8~A3=111110时，则Y1=1,X62=1,这样可对它们交点D4~D1进行读写操作。 7.3.1 静态随机存储器（SRAM） 7.3.1 静态随机存储器（SRAM） *7.3.2 动态随机存储器（DRAM）（自学） 二、 SRAM的静态存储单元（自学）