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Verilog中generate的用法
一：generate
Verilog-2001 添加了generate 循环，允许产生module 和primitive 的多个实例化，同时也可
以产生多个variable ，net ，task ，function，continous assignment，initial 和always 。在generate
语句中可以引入if-else 和case 语句，根据条件不同产生不同的实例化。
用法：
1. generate 语法有generate for, genreate if 和generate case 三种
2. generate for 语句必须有genvar 关键字定义for 的变量
3. for 的内容必须加begin 和end
4. 必须给for 语段起个名字
例子：
1. generate for 例子：
generate
genvar i; //generate 8 samll fifo for in_data[i] 8X72
for(i=0; iNUM_QUEUES; i=i+1) begin: in_arb_queues //NUM_QUEUES = 8
small_fifo
#( .WIDTH(DATA_WIDTH+CTRL_WIDTH),
.MAX_DEPTH_BITS(2))
in_arb_fifo
(// Outputs
.dout ({fifo_out_ctrl[i], fifo_out_data[i]}),
.full (),
.nearly_full (nearly_full[i]),
.prog_full (),
.empty (empty[i]),
// Inputs
.din ({in_ctrl[i], in_data[i]}),
.wr_en (in_wr[i]),
.rd_en (rd_en[i]),
.reset (reset),
.clk (clk));
end // block: in_arb_queues
endgenerate
2.generate if 例子：
generate
if (REG_WIDTH == WRITE_WIDTH) begin : new_data_a_generation
assign new_data_a = merge_update ? merge_wr_data : held_wr_data_a;
end
else begin
assign new_data_a = merge_update ?
{{(REG_WIDTH - WRITE_WIDTH - 1){merge_wr_data_sign}},
merge_wr_data} :
{{(REG_WIDTH - WRITE_WIDTH){held_wr_data_sign_a}}, held_wr_data_a};
end
endgenerate
3.generate 还可以进行多个assign 赋值！
module anytest_v(
input clk,
input[7:0] data
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