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8 半导体存储器与可编程逻辑器件 8.1 概述 8.2 随机存储器 8.3 只读存储器 8.4 低密度可编程逻辑器件 8.5 高密度可编程逻辑器件HDPLD 8.6 现场可编程门阵列FPGA 8.7 可编程逻辑器件的应用 上页 下页 后退 模拟电子 一个有七个乘积项的“或”输出端，同时该输出数据被反馈到“与”阵列。输出三态缓冲器由乘积项控制，当缓冲器为高阻时，该I/O端可作为输入端使用。 第一种类型是I/O结构，如图所示。 第二种类型是时序逻辑或寄存器输出结构 七个乘积项的“或”逻辑可以在公共时钟CP作用下置入D寄存器，该寄存器输出数据被反馈到“与”阵列，这就使当前状态的数据能成为下一状态的部分输入，由此可以实现时序电路的设计。 8.4.2 GAL GAL是在PAL基础上发展起来的新一代可编程逻辑器件，是低密度可编程器件的代表, 采用了能长期 保持数据的CMOS E2PROM工艺，还提供了电子标 签、宏单元和结构字等新技术，使GAL实现了电 可擦除、可重编程等性能，大大增强了电路设计的灵活性。从而成为低密度可编程器件的代表。 PAL是一次性熔丝编程结构，不同的结构对应不同的芯片型号，给使用带来不便。 GAL器件的阵列结构与PAL一样，是由一个可编程 的“与”阵列驱动一个固定的“或”阵列。但输出部分的结构不同，它的每一个输出引脚上都集成了 一个输出逻辑宏单元(Output Logic Macro- Cell， 简称OLMC）。 GAL16V8的逻辑图 缓存器 输入 逻辑 宏单元 可编程与阵列 输出逻辑宏单元（OLMC）的结构 通过对GAL16V8结构控制字编程，可使OLMC具有不同的工作方式。 输出逻辑宏单元 附加多路 选择器 输出多路选择器 反馈多路 选择器 输出使能 多路选择器 各多路选择器功能： OMUX选择输出方式 FTMUX决定反馈方式 TSMUX决定输出三态门的工作方式。 PTMUX决定附加乘积项用途 一般是指密度大于1000门的PLD，具有更多输入输出信号、乘积项和宏单元。 HDPLD 的两种编程方式： 普通编程方式（使用编程器编程）。 在系统可编程(in- system programmable, 简称isp)方式。 8.5.1 ispLSI/pLSI 2032 ispLSI/Plsi2032组成： 通用逻辑块GLB 集总布线区GRP 输入输出单元IOC 输出布线区ORP 时钟分配网络CDN ispLSI/Plsi2032结构图： 2032引脚图 1. 通用逻辑块 GLB GLB是2032内部基本逻辑单元，由与阵列、乘积项共享阵列和4输出逻辑宏单元等组成。 2000系列 GLB结构图 2. 集总布线区 GRP 3. 输出布线单元 ORP 是GLB和I/O之间的可编程互连阵列，其输入是8个GLB的32个输出端，输出是芯片位于该侧的16个IOC。通过编程，可将任一个GLB的输出和4个I/O端分别连接。 4. 时钟分配网络 CDN 其输入信号由3个专用输入端Y0、Y1、Y2提供，输出信号有5个，其中，CLK0、CLK1和CLK2提供给GLB，IOCLK0和IOCLK1提供给IOC。 位于芯片中央，区内是可编程连线网络。通过GRP可将片内所有逻辑块相互连接及IOC与GRP连接。 5. 输入输出单元 IOC 共32个，有输入、输出和双向I/O三种组态，靠输出三态使能控制MUX来控制。 内部包含PLD等效门、逻辑宏单元、I/O引脚。具有在系统可编程功能。 逻辑阵列块 LAB（8个） 可编程连线阵列 PLA（1个） 输出控制块 IOCB（多个） 宏单元（Macro-cells） 全局时钟 全局清除 包含： 8.5.2 MAX7000系列高密度可编程器件 (EPM7128S) EMP 7128s结构图 1. 宏单元 组态功能上与GAL的OLMC相似，能单独组态为时序逻辑工作方式。 EMP 7128S宏单元结构图 包括: 与逻辑阵列、乘积项选择矩阵、可编程触发器三个功能块。 2. 扩展乘积项 (1) 共享扩展乘积项 由每个宏单元提供一个乘积项接到与逻辑阵列 组成。 可被同一LAB内任一或全部宏单元使用和享。 共享扩展乘积项 MAX7000结构中提供了共享和并联扩展乘积项，它可作为附加的乘积项直接送到该LAB的每个宏单元中。 (2) 并联扩展乘积项 是一些宏单元没有使用的乘积项，可以把它们借到邻近高位的宏单