第7章高密度可编程器件.ppt

7.4.5 XC4000系列FPGA的配置模式 XC4000系列FPGA共有3个配置模式引脚（M2、M1、M0）， 在进行配置之前，需采样这三个引脚来确定器件的配置模式，配置结束后，这三个配置引脚可以用作普通的I/O引脚，其中M2、M0可用作输入引脚，而M1可用作三态输出。 模式 M2 M1 M0 CCLK DATA 主串模式 0 0 0 输出 位串 从串模式 1 1 1 输入 位串 主并（up）模式 1 0 0 输出 字节 主并（down）模式 1 1 0 输出 字节 外设（同步）模式 0 1 1 输入 字节 外设（异步）模式 1 0 1 输出 字节 保留 0 1 0 -- -- 保留 0 0 1 -- -- 1．主串模式 在主串模式中，FPGA的CCLK由内部振荡器产生，输出连接到Xilinx的相应串行PROM的CLK端，用来驱动PROM。串行PROM的DATA信号反馈到FPGA的DIN端。CCLK的每个上升沿使得PROM的内部地址计数器加1，取出的数据位被送到PROM的DATA端，FPGA在下一个CCLK的上升沿到来时接收来自PROM的数据。 2．从串模式 从串模式中，待配置的新片不再提供时钟，而是由外部提供。在每个CCLK的上升沿到来之前，串行的配置位流必须在DIN引脚上有一定的建立时间。当对多个芯片进行配置时，也可以将多个芯片连接成菊花链形式。 3．主并模式 在主并模式中，主FPGA器件可以与符合工业标准的8位EPROM直接相连，每个CCLK周期中有一个字节（8比特）的数据被读入FPGA，并且使EPROM的地址加1（或减1），这样当CCLK的频率为1MHz时，相当于用了8MHz的高倍时钟。 4.配置流程主要有4步：清除配置存储器、初始化、 配置和启动。 (1)清除配置存储器 当给FPGA加电时，内部电路迫使配置逻辑初始化。当VCC达到操作电平（大于3.5V）且电路发送读写测试后开始延时，一般延时时间为16ms（主模式中延时64ms）。在这段时间中，或只要PROGRAM引脚上出现低电平，配置逻辑始终保持在清除配置存储器状态。 (2)初始化 在初始化和配置期间，引脚HDC、LDC和INIT上的信号反映了系统接口的状态。FPGA上电初始化时，LDC、INIT和DONE保持低电平，而HDC引脚保持高电平。在初始化结束时，INIT输出高电平。在INIT被识别出来为高电平后的两个内部时钟后，器件采样MODE引脚以确定配置模式。此时相应的接口线路被激活，开始加载引导码和数据。 (3)配置 配置数据流以0010作为引导码，后面紧跟24位的长度计数值以及4位填充位（1111）。在4位填充位之后是真正的配置数据，以帧为单位。 4．启动 当配置存储器满，并且在INIT变高后，计数时钟等于计数长度的值时，整个器件配置过程进入启动阶段。 Xilinx必威体育精装版PFGA产品性能比较 特性 Virtex-6 Virtex-5 Spartan-6 Spartan-3A 延伸系列 逻辑单元 多达760,000个 多达330,000个 多达150,000个 多达53,000个 用户 I/O 多达1200个 多达1200个 多达570个 多达519的 I/O 支持的 I/O 标准 超过40种 超过40种 超过40种 超过20种 时钟管理技术 PLL DCM + PLL DCM + PLL DCM 嵌入式 Block RAM 高达 38Mb 高达 18Mb 高达 4.8Mb 高达 1.8Mb 用于 DSP 的嵌入式乘法器 有（25 x 18 ） 有（25 x 18 ） 有（18 x 18 ） 有（18 x 18 ） 千兆位级高速串行 6.5 Gbps、超过 11.18 Gbps 3.75 Gbps、6.5 Gbps 3.125 Gbps 无 软处理器支持 是 是 是 是 7.5基于可编程器件的电路设计实例分析 7.4.1 系统基本功能介绍 7.4.2 系统设计框图 7.4.3 系统功能分析 7.4.4 系统实现过程 系统基本功能介绍 1. 能进行正常的时、分、秒计时。 2．可使用以EP1C12F324C8为核心的硬件系统上的脉冲按键或者拨动开关实现“校时”、“校分”及秒清零功能。 3．可使用以EP1C12F324C8为核心的硬件系统上的扬声器进行整点报时。 4．设置闹钟，并连接扬声器实现闹铃功能。 5．通过以EP1C12F324C8为核心的硬件系统上的动态扫描数码管进行显示时间。 1KHZ 4HZ 计时闹钟按键切换 1HZ 校时 校分 秒清零 消抖 消抖 消抖 MUX2 DEMUX 选择输入 DEMUX 基准分频器 MUX2 时 计 数 器 消抖