数字电路与逻辑设计—第7章数据转换与存储.ppt

组合逻辑实现 解：该电路的最小项标准式为： F0=?m(1,2,5,6,9,10,13,14) F1=?m(2,3,4,5,10,11,12,13) F2=?m(4,5,6,7,8,9,10,11) F3=?m(8,9,10,11,12,13,14,15) 　　PROM的与阵列产生了输入变量的最小项，其存储元件为固定连接，所以用“?”表示； 或阵列实现了各输出的最小 项之和，其存储元件为编程 连接，所以用“?”表示。阵列 图如右图所示。 * 组合逻辑实现 [例7.4.4] 采用可编程ROM和寄存器设计时序逻辑电路产生序列1001100101。 解：设计一个计数器，其输出通过组合逻辑网络产生序列。 (1) 求计数器模值，确定 状态及状态转移表：序列 长度为10，故计数器模为 10，状态为0~9，采用4 比特来表示状态Q，记为 Q3Q2Q1Q0。状态转移表 如右表所示。 * Q3 Q2 Q1 Q0 Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 0 组合逻辑实现 (2) 确定触发器的激励函数和输出函数的真值表：状态方程为Qn+1=D，D为 寄存器的输入，激励 函数和输出函数的真 值表如右表所示。 * 输入 输出 Q3 Q2 Q1 Q0 Q3n+1 Q2n+1 Q1n+1 Q0n+1 Z 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 1 1 0 0 0 1 1 0 1 0 0 1 0 1 0 0 0 1 0 1 1 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 1 1 0 0 1 1 1 1 0 0 0 1 1 0 0 0 1 0 0 1 0 1 0 0 1 0 0 0 0 1 组合逻辑实现 (3) 确定触发器的方程ROM容量：组合逻辑电路的输入为4位，即Q3Q2Q1Q0，输出为5位，即D3D2D1D0和Z。故ROM的地址为4位，字长为5位，容量为16?5位。 (4) 连接电路并根据真值表画如下图所示的阵列图。 * 　　队列是由n个元素构成的有限序列，内部元素按照保存的顺序排列，最前面的数据为队首，最后面的数据为队尾。向队列保存元素称为入队，每次入队将数据写在队尾，队列长度加1；从队列中读取元素称为出队，每次出队将队首数据读出，队列长度减1。当队首和队尾重合时，表明队列长度为0，即空队。队列操作中，最先入队的元素最先出队，即先进先出(FIFO)。 　　队列实质是一个地址连续的存储区，队首和队尾各需要一个指针。队尾指针(RP)始终指向用来保存将要入队的数据的存储单元。队首指针(FP)始终指向将要读出数据的存储单元。队列初始时为空队列，FP=RP=0。入队时，将数据写在RP所指的存储单元，并将RP=RP+1，相当于后移一个存储单元。出队时，将FP所指的存储单元的数据读出，并将FP=FP+1，相当于后移一个存储单元。 * 队列存储结构 堆栈存储结构 　　在许多应用中，需要临时处理保存一些数据，要求后保存的数据先读出来，这种后进先出(LIFO)的存储结构称为堆栈。堆栈内部元素是依保存的顺序排列的，向堆栈保存元素称为入栈，每次入栈，堆栈长度加1；从堆栈中读取数据元素称为出栈，每次出栈，堆栈长度减1。 　　由于堆栈的最后一个入栈元素的保存地址就是第一个出栈元素的读取地址，因此只需采用一个堆栈指针(SP)来指明数据的保存和取出的地址即可。 * ?1. 已知Intel2114是1K×4位的静态RAM集成电路芯片，试分析其地址线和数据线各为多少条。 ?2.某电路输入一位0~9的十进制数，七段数码管显示该代码与一位特定数之和的个位值。信号A3A2A1A0为输入数值，采用如下图所示的ROM实现该逻辑电路，以学号的最后一位(9)作为特定数。请给出分析过程并完成ROM的或阵列。 * 第7章 作业 本章小结 1. 了解A/D和D/A转换器的基本原理和技术指标。 2. 了解ROM的基本工作原理和不同的编程方法。 3. 熟练掌握利用ROM实现组合逻辑函数的设计方法。 4. 了解RAM的基本工作原理。 5. 了解存储器的不同存储结构：队列存储结构、堆栈存储结构。 * 第7章 数据转换与存储 本章内容 * 7.1　数/模转换器 7.2　模/数转换器 7.3　数据存储 7.4　存储器的应用 7.1 数/模转换器 基本工作原理 　　DAC是将输入的二进制数字信号转换成模拟信号，以电压或电流的