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数字集成电路设计工具及使用 数字集成电路设计分为前端设计和后端设计两部分，前端设计指综合及综合之前的相关设计步骤，而后端设计指综合之后直到Tape out的相关步骤。 典型的前端设计流程如下图所示： 数字电路设计与Verilog 硬件描述HDL(Hardware Description Language)语言，是一种用形式化方法来描述数字电路和系统的语言。 。HDL语言既包含一些高层程序设计语言的结构形式，同时也兼顾描述硬件线路连接的具体构件。 通过使用结构级或行为级描述可以在不同的抽象层次描述设计,主要包括三个领域五个抽象层次。 HDL语言是并发的，即具有在同一时刻执行多任务的能力。 HDL语言有时序的概念。 什么是硬件描述语言HDL 具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言 这种特殊结构能够： 描述电路的连接 描述电路的功能 在不同抽象级上描述电路 描述电路的时序 表达具有并行性 HDL主要有两种：Verilog和VHDL Verilog起源于C语言，因此非常类似于C语言，容易掌握 VHDL起源于ADA语言，格式严谨，不易学习。 VHDL出现较晚，但标准化早。IEEE 1706-1985标准。 为什么使用HDL 使用HDL描述设计具有下列优点： 设计在高层次进行，与具体实现无关 设计开发更加容易 早在设计期间就能发现问题 能够自动的将高级描述映射到具体工艺实现 在具体实现时才做出某些决定 HDL具有更大的灵活性 可重用 可以选择工具及生产厂 HDL能够利用先进的软件 更快的输入 易于管理 Verilog的历史 Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby所创。Phi Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。 在1984~1985年间，Moorby设计出了第一个Verilog-XL的仿真器。 1986年，Moorby提出了用于快速门级仿真的XL算法。 1990年，Cadence公司收购了GDA公司 1991年，Cadence公司公开发表Verilog语言，成立了OVI(Open Verilog International)组织来负责Verilog HDL语言的发展。 1995年制定了Verilog HDL的IEEE标准，即IEEE1364。 Verilog的用途 Verilog的主要应用包括： ASIC和FPGA工程师编写可综合的RTL代码 高抽象级系统仿真进行系统结构开发 测试工程师用于编写各种层次的测试程序 用于ASIC和FPGA单元或更高层次的模块的模型开发 抽象级(Levels of Abstraction) Verilog既是一种行为描述的语言也是一种结构描述语言。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别包括： 抽象级(Levels of Abstraction) 在抽象级上需要进行折衷 抽象级(Levels of Abstraction) Verilog可以在三种抽象级上进行描述 抽象级(Levels of Abstraction) 设计工程师在不同的设计阶段采用不同的抽象级 首先在行为级描述各功能块，以降低描述难度，提高仿真速度。 在综合前将各功能模块进行RTL级描述。 用于综合的库中的大多数单元采用结构级描述。在本教程中的结构级描述部分将对结构级(门级)描述进行更详细的说明。 Verilog还有一定的晶体管级描述能力及算法级描述能力 行为级和RTL级 MUX的行为可以描述为：只要信号a或b或sel发生变化，如果sel为0则选择a输出；否则选择b输出。 仅需一种语言 Verilog的一个主要特点是可应用于各种抽象级。建模时可采用门级和RTL级混合描述，在开发testfixture时可以采用行为级描述。 结构级描述 结构级Verilog适合开发小规模元件，如ASIC和FPGA的单元 Verilog内部带有描述基本逻辑功能的基本单元(primitive)，如and门。 用户可以定义自己的基本单元UDP(User Defined Privitives) 综合产生的结果网表通常是结构级的。用户可以用结构级描述粘接(glue)逻辑。 下面是MUX的结构级描述，采用Verilog基本单元(门)描述。描述中含有传输延时。 当端口和局部端口表达式的长度不同时，端口通过无符号数的右对齐或截断方式进行匹配 例如： module Child(Pba,Ppy); input[5:0]Pba; output[2:0]Ppy; ... endmodule module Top; wire[1: