物理设计(ICC).ppt

* 设计规则检查（Design Rule Checking，DRC） 版图完成后需要做物理验证（physical verification），首先是对版图进行设计规则检查（DRC），DRC的主要目的是检查版图中所有因违反设计规则而引起潜在断路、短路或不良效应的物理验证过程。DRC检查的方法是将版图中所有几何图形与设计规则规定的尺寸、间距进行比较，并将所有违反规则的地方通过EDA工具以醒目的标识反标到版图中告诉设计者，设计者通过　这些标识判断、修改错误。 可制造性设计和物理验证 * 电路规则检查（layout versus schematic,LVS） LVS主要目的是验证版图与原理图的电路结构是否一致。 LVS分两步完成，第一步是“抽取”，第二步是“比较”。首先根据LVS提取规则，EDA工具从版图中抽取出版图所确定的网表文件，然后将抽取出的网表文件与电路网表文件进行比较，抽取的网表文件为晶体管级的SPICE网表，而电路网表为门级的Verilog网表，该门级网表要转化为SPICE网表后才能和抽取的网表进行逻辑等效性比较。 DRC/LVS检查工具有：Mentor 的calibre，Synopsys 的Hercules，Cadence 的Assura、Diva等。 可制造性设计和物理验证 * 后仿真 后仿的来源在于消除或减小理论结果与实际结果之间的差异 ，版图生成以后，版图中的连线及连线间的寄生电阻，寄生电容，甚至寄生电感（现阶段一般后仿不包括电感）都是前仿中没有添加的，亦即，前仿的网表中认为各根连线的电阻电容均为零。事实并非如此，如果这些寄生电阻电容效应足够大，那么实际做出的电路就和前仿差别较大。 后仿需要考虑版图中实际连线的RC延时 ICC生成版图之后，ICC会写出一个电路网表，star_rc_xt 抽取版图寄生参数，PT获得寄生参数信息后写出sdf文件，用于反标入电路网表。 后仿真的对象是由ICC生成的电路网表，后仿真是电路级的仿真，仿真反标入了由PT产生的sdf文件，sdf (standard delay format)。 * 对实验的描述 小芯片实验 物理设计阶段使用IC Compiler工具 请参看视频（视频中先跑了初始化部分脚本，再手工floorplan，再跑完剩下所有脚本） 启动ICC之后，先把run_icc_record.tcl里面的floorplan之前初始化部分粘入icc_shell中，floorplan应该照着视频手动操作，也可以把脚本中floorplan部分直接粘入icc_shell，placement、CTS、routing直接粘入相应部分脚本即可。 * * * 上图是时钟树综合好之后的结果，上图中有三级buffer构成了一个时钟树。 * 在sdc文件中用create_clock命令创建时钟，同时定义了时钟源点如： Create_clock [get_pins U_TOP_PAD/Pad_inout_PF5_CAM_PCLK/C] –name CPCK -period 10 –waveform {0 5} 这条命令在U_TOP_PAD/Pad_inout_PF5_CAM_PCLK/C这个pin处创建了时钟，这个pin就是名为CPCK的时钟的时钟源点 时钟树综合(CTS) * 由于时钟树的重要性，工具采用不同于一般布线规则的时钟树自己的布线规则 时钟树综合(CTS) * 首先定义non default routing rule 再指定CTS使用定义的my_route_rule -layer_list 定义了CTS使用哪几层金属走线 时钟树综合(CTS) * ICC 在placement阶段提供了一个命令place_opt，请参看run_icc_record.tcl，可以看出placement阶段脚本结构是先进行一系列的设置，再通过place_opt命令让工具根据设计者的设置约束等完成布局工作。 ICC在时钟树综合阶段也提供了一个命令clock_opt，clock_opt命令根据设计者的设置和约束自动完成时钟树综合的工作。 布线阶段也有一个类似的命令：route_opt 整个流程中，除了floorplan阶段需要较多的手工活之外，placement、CTS、routing阶段可以说就是设计者通过修改脚本和约束，然后让工具自动完成工作。这也是IC Compiler工具强大之处。 时钟树综合(CTS) * CTS在placement之后完成，就有可能对原来的placement的结果产生影响，如clock　 Buffers 插入之后，就有可能导致拥塞的产生，为了插入clock buffers 可能会轻微移动 原来的placement阶段放置的标准单元，原来的placement是时序驱动的，移动就可能 导致时