ESD保护架构的困绕.doc

本文旨在消除对ESD保护架构的困绕，帮助设计人员采取新的措施设计出具有更高可靠性的系统。主要议题包括ESD保护器件基本原理、选取ESD保护器件的主要考虑因素以及传统ESD保护架构的缺点。最后，本文介绍了California Microo Devices(CMD)公司开发的具有突破性创新意义的ESD保护架构。 系统设计级的ESD保护策略正在发生根本性变革，主要有两大趋势：随着系统IC向更先进工艺技术节点的转移，它们受ESD的影响越来越大；随着数据速率的不断攀升，它们对信号完整性的要求也越来越严格。 处理更高数据速率的传统方法是减少ESD保护器件的电容，但这样做可能降低器件的ESD保护功能。因此系统设计师被迫在系统可靠性和信号完整性之间作出折衷。 传统ESD架构已经无法提供合适的保护功能，因为它们不是针对保护这些越来越容易受ESD影响的新系统IC而设计的。前代ASIC芯片可接受的箝位电压和剩余电流值可能会损坏必威体育精装版的半导体器件。另外，像USB 2.0, HDMI和Display Port等高速数据接口的普及也增加了保持高等级信号完整性同时确保强大ESD保护性能的复杂性。 不断变化的应用环境也增加了ESD的易感性。大量笔记本电脑和手持设备(如手机、MP3播放器、数码相机和其它移动设备)都是在不受控的环境中使用(即没有接地的腕带或良好导电和接地的桌面)。在这些环境中，人们在插拔电缆时经常会碰到I/O连接器引脚。另外，便携式设备在正常使用期间(比如用包携带时)会累积电荷，一旦它们连接到另外一台设备(如台式计算机或电视机)，这些电荷就会释放出来。 在采用传统的ESD架构时，鲁棒性的ESD保护性能与低电容值之间具有反比关系。更鲁棒性的ESD保护一般意味着更高的电容值，而更高的电容值将负面影响信号完整性，从而迫使设计师仔细权衡ESD保护和信号完整性之间的关系。随着高速串行数据接口的发明，这种微妙的平衡已变得越来越难维持。 规范、标准和测试准则的困惑 确定哪个ESD保护器件能够提供最强的保护越来越困难。许多设计师不知道为了确保可靠性而选择ESD器件时哪些因素是最重要的。通常许多ESD保护器件的数据手册规范中没有明确的答案。除了对关键的ESD电气规范感到困惑外，人们对行业标准的解释以及足够的保护组成和可接受的测试标准也备感困惑。今天的设计师还必须充分考虑电压值(箝位电压)和ASIC端能见到多大的电流(剩余电流)。虽然对信号完整性来说低电容值无疑是很重要的，但还必须考虑版图、电容匹配和阻抗匹配等其它重要因素。 ESD保护器件是如何工作的？ ESD事件是指能量在两个具有不同静电势能的实体之间的转移。这种转移一般是通过接触或通过电离环境放电(放电脉冲)发生的，可以用多种标准电路模型建模ESD以测试器件目标的兼容性。通常这些模型使用一个充电到特定电压的电容和某种形式的限流电阻(或周围空气条件)将能量脉冲转移到目标。 ESD保护器件主要用来使这种具有潜在破坏性的电荷远离敏感电路，保护系统免于永久的损坏(见图1)。 图1：ESD保护器件可用来使具有潜在破坏性的电荷远离敏感电路，保护系统免于永久损坏。 如图1所示，传统的单级ESD保护器件在ESD放电脉冲发生时完成以下一些动作：1. 电压被“箝位”到较低的值，以尽量降低ASIC端出现的电压。2. 保护器件将电流分流到地，使之远离受保护的ASIC。3. 一旦ESD脉冲完全消失，ESD保护器件就试图恢复到高阻状态。一些器件可能要花24小时才能恢复到这个状态，因此理解这个特性非常重要。 ASIC端的箝位电压和剩余电流是保护器件的击穿电压和动态电阻的函数。Vclamp约等于ESD电路的动态电阻Rdyn乘以放电脉冲的电流(8KV ESD器件为30安培)再加上击穿电压。有些ESD器件具有较高的电阻，因此箝位电压很高。另外，较高的动态电阻还将导致分流到地的电流较少，而有更多的电流到达ASIC。剩余电流是指到达ASIC的电流，它反比于ESD器件的Rdyn与ASIC的Rdyn的比值，因此尽量减小ESD保护电路的动态电阻是关键。 为何小尺寸电路更容易遭受ESD的破坏？ 随着IC制造商转向更精细的工艺，器件中的晶体管、互连和硅层的尺寸在不断缩小。这种尺寸的缩小致使器件架构越来越小，速度越来越快，但更容易遭受较低能量级的击穿损坏。在发生ESD事件时，这种硅片层更有可能开裂，金属走线也更容易开路或桥接短路。 传统方法是使用10到100pF的适中电容旁路掉这些ESD能量。现在由于信号频率越来越高，这些器件使用时将导致信号失真到无法识别或检查的程度。目前的大多数高速数据端口要求ESD保护器件增加不超过1-2pF的到线电容。 大多数IC设计了有限的内部ESD保护功能，允许承受人体模型(HBM)携带的1到