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第五章 触发器 5.1 概述 5.2 SR锁存器－基本SR触发器 一、电路结构与工作原理 例：已知由与非门构成的同步RS触发器的时钟信号和输入信号如图所示，试画出 Q 和 Q 端的波形，设触发器的初态为Q=0。 5.3 电平触发的触发器 一、电路结构与工作原理 带异步置位、复位端的同步RS触发器 5.4 脉冲触发的触发器－－－主从触发器 主从触发器的特点 由两个触发器组成（主触发器和从触发器） 触发方式：主从触发方式（上升沿接收，下降沿触发） 一、电路结构与工作原理 (5) 列出真值表 二、脉冲触发方式的动作特点 5.5 边沿触发的触发器 为了提高可靠性，增强抗干扰能力， 希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来时的输入信号状态，与在此前、后输入的状态没有关系。 用CMOS传输门的边沿触发器 维持阻塞触发器 用门电路tpd的边沿触发器 · · · 一、电路结构和工作原理 利用CMOS传输门的边沿触发器 5.6 触发器的逻辑功能及其描述方法 5.6.1 触发器按逻辑功能的分类 由于输入方式不同（单端，双端输入）、次态（ ）随输入变化的规则不同,所以它们的逻辑功能也不完全一样。 一、SR触发器 1. 定义，凡在时钟信号作用下，具有保持、置0和置1功能的触发器称为SR触发器 二、JK触发器 1.定义：凡是在时钟信号作用下，具有保持、置0、置1和翻转功能的触发器，均称为JK触发器 三、T触发器 1. 定义：凡在时钟信号作用下，具有保持和翻转功能的触发器 四、D触发器 1.定义：凡在时钟信号作用下，具有置0和置1功能的触发器 本章小结 1．触发器有两个基本性质：（1）在一定条件下，触发器可维持在两种稳定状态（0或1状态）之一而保持不变；（2）在一定的外加信号作用下，触发器可从一个稳定状态转变到另一个稳定状态。 2．描写触发器逻辑功能的方法主要有特性表、特性方程、状态转换图和波形图(又称时序图)等。 3．按照结构不同，触发器可分为： (1) 基本RS触发器，为电平触发方式。 (2) 同步触发器，为脉冲触发方式。 (3) 主从触发器，为脉冲触发方式。 (4) 边沿触发器，为边沿触发方式。 4．根据逻辑功能的不同，触发器可分为： (1) RS触发器 (2) JK触发器 (3) D触发器 (4) T触发器 （T’触发器 ） 5．同一电路结构的触发器可以做成不同的逻辑功能；同一逻辑功能的触发器可以用不同的电路结构来实现。 6．利用特性方程可实现不同功能触发器间逻辑功能的相互转换。 T触发器特性方程： 与JK触发器的特性方程比较，得： 电路图 状态图 时序图 JK触发器→T＇触发器 在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T＇触发器。 逻辑符号 T ＇触发器特性方程： 与JK触发器的特性方程比较，得： 电路图 变换T＇触发器的特性方程： J=1 K=1 状态图 时序图 D触发器→T触发器 2、将D触发器转换为T和T＇触发器 D触发器→T＇触发器 CP=1期间有效 将S=D、R=D代入同步RS触发器的特性方程，得同步D触发器的特性方程： CP=1时, Q n+1=D CP=0时, 保持原状 波形图 在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。 集成同步D触发器 CP1、2 CP3、4 POL＝1时，CP＝1有效，锁存 的内容是CP下降沿时刻D的值； POL＝0时，CP＝0有效，锁存 的内容是CP上升沿时刻D的值。 提高可靠性，要求每个CLK周期输出状态只能改变1次 1、结构：两个同步RS触发器构成，主从两触发器时钟脉冲反相 2、原理：时钟上升沿出现，CP：主触发器输入暂存，CP：从触发器封锁，保持原 状态；时钟下降沿出现后从触发器接受主触发器信号而主触发器被封锁。 3、优点：避免空翻现象 4、缺点：CP高电平期间受R、S变化的影响会导致误动作 1.主从RS触发器 1* 0 1 1 1* 1 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 X X X X J K Q’ 主 从 S R Q Q Q’ CLK J 主 从 S R K Q Q’ Q Q’ CLK 1 0 1 1 0 1 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 X X X X 1* 0 1 1 1* 1 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0