ProASIC3内核介绍.pptVIP

* * * * * 差分I/O那些文字调整下，不要放在标题栏一起，另外这张图还是用LVDS的内部结构图形象，也就是下一页PPT的图更好 * 差分I/O那些文字调整下，不要放在标题栏一起，另外这张图还是用LVDS的内部结构图形象，也就是下一页PPT的图更好 * 注明这两种方式用在什么样的情况下，例如对性能、速度是否有影响。 * * * * * 加一页总结 * * 需要该不同的颜色，增加动画，再加一页选型表，ProASIC3和ProASI3E，加一页芯片命名规则 * 需要该不同的颜色，增加动画，再加一页选型表，ProASIC3和ProASI3E，加一页芯片命名规则 * * 能否用一些框来点出他们的不同点 * 用动画来一个一个出来他们的特点 * 这页直接放到架构里面就可以了 * * * 这里的“X”有点歧义，会让人觉得不能用全局网络似的，少了使能端 ，否则占用资源多 * * * * 6条片上全局网络可以到达片上的所有Tile,这6条全局网络由中间的两个CCC驱动； * * * 多路选择器用多路开关更形象些 * * 静态PPL的框图可以放上来，动态配置的过程需要加上，了解下动态PPL * * * * * * * * * 需要提供FIFO不同模式下的结构图，用一张图可以形象表现出来他们不同的区别，例如多了哪些信号等 * * * * * ProASIC3内核介绍 全局网络管理 PDC文件约束 把普通的网络提升到全局网络 assign_global_clock -net netname 在Designer中进行编译CLKINT会自动被加入 提升一个网络到象限全局 assign_quadrant_clock –net netname –quadrant[UR|UL|LR|LL] 如果被提升的网络为普通网络那么他会通过CLKINT桥接到象限全局上 把全局网络变为普通的网络 unassign_global_clock –net netname 注意：假如我们想把某一个端口连接的网络进行约束，这个端口的名字要取综合后的它所对应的名字 目 录 I/O结构 存储器资源 时钟资源 内核介绍 整体概述 加密设置 ProASIC3内核介绍 SRAM和FIFO SRAM内部架构 每个SRAM内部都带有硬件的FIFO控制器 SRAM的工作频率最大可以达到350MHz SRAM的存储量最大为504kbit 具有独立的读写引脚，读写数据的参数可以通过SmartGen手动配置 ProASIC3内核介绍 SRAM和FIFO 使用RAM4K9的RAM块，可以配置成512×9、1k×4、2k×2或4k×1位模式 两个端口都能进行读写操作，或同为读，或同为写，或一个读一个写 双端口RAM SRAM 2个端口读和两个端口写的 ; 一个端口读一个端口写的 ; 双端口RAM 双端口RAM 两端口RAM ProASIC3内核介绍 SRAM和FIFO SRAM 2个端口读和两个端口写的 ; 一个端口读一个端口写的 ; 使用RAM512×18的RAM块，可以配置成1k×4、2k×2、4k×1、512×9和256×18位模式 独立的读和写端口 两端口RAM 双端口RAM 双端口RAM 两端口RAM ProASIC3内核介绍 SRAM的读写时序图 上升沿锁定数据和地址 SRAM写时序 ProASIC3内核介绍 SRAM的读写时序图 在同一周期内上升沿读进地址，下降沿延迟一段时间输 出数据 SRAM读时序(非流水线) ProASIC3内核介绍 SRAM的读写时序图 流水线在地址被读进以后要延长一个周期加一段延迟后输出数据 SRAM读时序(流水线) ProASIC3内核介绍 SRAM和FIFO SRAM总结 在使用双端口RAM的时候，要避免同一时刻两个 端口同时对同一地址进行写操作 例化RAM的时，假如读/写端口的位宽设置为9位，那么写/读端口的位宽不能设置为1、2、4 在例化RAM的时候，复位信号不能复位RAM内部的数据，只能复位RAM的输出数据 ProASIC3内核介绍 FIFO 是指先进先出的一种数据队列，在ProASIC3中主要通过RAM块加一个FIFO控制器来实现。 FIFO FIFO控制器 SRAM 嵌入式同步FIFO 不占用逻辑资源和内部的RAM一起使用 带存储单元同步FIFO 软控制器