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序列检测器实验报告_2010011014精要
数字逻辑与处理器基础
实验二 序列检测器
实验报告
实验目的：
1 掌握有限状态机的实现原理和方法；掌握序列检测的方法。
实验工具：
1 Verilog 语言
2 Quartus II 9.0
3 Modoelsim 10.1
4 DE2 实验板
实验设计：
1 有限状态机设计
(1)设计思路
设计的基本思路就是利用有限状态机的状态转移机制，对序列检测的状态以及状态的转
换关系进行分析，画出状态图，最后根据状态图编写代码。状态转移图如下图1 所示：
(2)代码
module xulie1(in,out,state,clk,reset);
input in,clk,reset;
output reg out=0;
output reg [2:0]state=3b000;
parameter
s0=3b000,s1=3b001,s2=3b010,s3=3b011,s4=3b100,s5=3b101,s6=3b110;
always@(negedge clk or negedge reset)
begin
if(!reset) begin
state=s0;
out=0;
end
else
case(state)
s0:begin
if(!in) begin state=s0;out=0;end
else begin state=s1;out=0;end
end
s1:begin
if(!in) begin state=s2;out=0;end
else begin state=s1;out=0;end
end
s2:begin
if(!in) begin state=s0;out=0;end
else begin state=s3;out=0;end
end
s3:begin
if(!in) begin state=s4;out=0;end
else begin state=s1;out=0;end
end
s4:begin
if(!in) begin state=s0;out=0;end
else begin state=s5;out=0;end
end
s5:begin
if(!in) begin state=s4;out=0;end
else begin state=s6;out=1;end
end
s6:begin
if(!in) begin state=s2;out=0;end
else begin state=s1;out=0;end
end
default:state=s0;
endcase
end
endmodule
(3)仿真验证
资源占用率:
时序参数：
波形图：由上面建立时间设定仿真时钟周期为100ns
Testbench 代码如下：
`timescale 10ns/1ns
module xuli
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