第3章TMS320C54X的硬件结构原理2.ppt

3.3 中央处理单元（CPU） CPU的基本组成如下： 运算部件： 40位算术逻辑单元（ALU） 2个40位累加器A和B 40位桶形移位寄存器 17×17位乘法器和一个专用40位加法器 比较、选择和存储单元（CSSU） 指数编码器 控制部件： CPU状态和控制寄存器 一、运算部件 1．算术逻辑单元（ALU） 功能：桶形移位器能把输入的数据进行0到31位的左移和0到16位的右移。 4．乘法器/加法器单元 5．比较、选择和存储单元（CSSU） 6．指数编码器 二．控制部件－CPU状态和控制寄存器 * 返回首页 结构: ALU输入：X端: DB0~15 , 移位寄存器 Y端：CB0~15 , A, B, T ALU输出：A, B ? ALU能起两个16-bitALUs的作用，且在状态寄存器ST1中的C16位置1时，可同时完成两个16-bit运算. 功能：TMS320C54x使用40位算术逻辑单元（ALU）和两个40位累加器（ACCA和ACCB）来完成二进制补码的算术运算和逻辑运算，且大多数都是单周期指令。ALU功能框图如图3-3所示。 图3-3 ALU功能框图 2. 累加器 A,B基本结构： A,B均为40位 说明： 保护位,防止迭代运算产生的溢出,有符号运算时为扩展符号位 AL,AH,AG,BL,BH,BG都是存储器映射寄存器,地址为0008H~000DH A与B的区别：A的31~16位可以作为乘法器的一个输入,而B不能 累加器A和B用于存储ALU或乘法器/加法器单元输出的数据。累加器也能输出数据到ALU或乘法器/加法器中。 [例]累加器A=FF 0123 4567h，执行带移位的STH和STL指令后，求暂存器T和A的内容。 STH A, 8, T ; A的内容左移8位后，AH存入T STH A, -8, T ; A的内容右移8位后，AH存入T STL A, 8, T ; A的内容左移8位后，AL存入T STL A, -8, T ; A的内容右移8位后，AL存入T 移位操作举例： 3．桶形移位器 桶形移位寄存器的功能框图如图3-5所示。 桶形移位寄存器的输入可以为： ①DB,取得16位输入数据；②DB和CB ,取得32位输入数据；③40位累加器A或B。 桶形移位寄存器的输出连到： ① ALU的一个输入端， ②经过MSW/LSW（最高有效字/最低有效字）写选择单元至EB总线。 图3-5 桶形移位器的功能框图 C54x CPU有一个17×17位的硬件乘法器，与40位的专用加法器相连，可以在单周期内完成一次乘法累加运算。其功能框图如图3-6所示。 乘法器/加法器单元由以下部分组成：乘法器，加法器，带符号/无符号输入控制，小数控制，零检测器，舍入器（二进制补码），溢出/饱和逻辑和暂存器（TREG）。 图3-6 乘法器/加法器单元功能框图 乘法器输入： X:T，A, DB0~15 Y:A, DB0~15, CB0~15, PB0~15 乘法器输出：加法器 加法器输入： X:乘法器 Y：A,B, 加法器输出：A,B,0零 比较、选择和存储单元（CSSU）完成累加器的高位字和低位字之间的最大值比较，即选择累加器中较大的字并存储在数据存储器中，不改变状态寄存器ST0中的测试/控制位和传送寄存器（TRN）的值。其功能框图如图3-8所示。 功能：多用于Viterbi型蝶形运算，加、比较、选择、存储运算。 用途：多用于通信中均衡，解码等Viterbi蝶型计算 图3-8 比较、选择和存储单元（CSSU）功能框图 结构：比较单元COMP,TRN,TC用于记录比较结果 选择单元：MSW/LSW 存储通过EB0～15完成（输出） 输入为A,B,桶型移位寄存器 指数编码器是用于支持单周期指令EXP的专用硬件。 在EXP指令中，累加器中的指数值能以二进制补码的形式 （-8~31）存储在T寄存器中。指数值定义为前面的冗余位数减8的差值，即累加器中为消除非有效符号位所需移动的位数。当累加器中的值超过32位时，指数为负值。 功能:支持指令EXP和NORM完成规格化定点数操作。 规格化定点数格式：T中存指数，A中存尾数。 [例3-6]累加器A的归一化 EXP A ; A中冗余符号位的位数减去8，所得结果存入暂存器T中 NORM A ;对累加器进行归一化，按T