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DDR2布线指导 在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR或者DDR2打交道。DDR2的工作频率很高，因此，DDR的Layout也就成为了一个十分关键的问题，很多时候，DDR2的布线直接影响着信号完整性。下面本文针对DDR2的Layout 问题进行讨论。 1、DDR2的信号及分组 以上数据取自于Zentel的A3R1GE4CFF 1、DDR2的信号及分组 DDR2信号分组 1 数据信号组DQ、DQS、DM，其中每个字节又是内部的一个信道LANE组，如DQ0~DQ7,LDQS,LDQS#,LDM为一个信号组。 2 地址和命令信号组，包括BA[],ADDR[],RAS# ,CAS#,WE# 3 控制信号组，包括CS#,CKE,ODT 4 时钟信号组，包括CK,CK# 2、印制电路板叠层 印制电路板叠层要求 1 电路板的阻抗控制在 50~60ohm，差分线为100~120ohm 2 填充材料 Prepreg 厚度可变化范围是4~6mil 3 电路板的填充材料的介电常数一般变化范围是 3.6~4.5，它的数值随着频率，温度等因素变化。 FR-4 就是一种典型的介电材料，在100MHz 时的平均介电常数为4.2。推荐使用FR-4 作为PCB 的填充材料，因为它便宜，更低的吸湿性能，更低的电导性。 4 一般来说：DQ，DQS 和时钟信号线选择VSS 作为参考平面，因为VSS 比较稳定，不易受到干扰； 地址/命令/控制信号线选择VDD 作为参考平面，因为这些信号线本身就含有噪声。 2、印制电路板叠层 4层板叠层示意图 2、印制电路板叠层 3、端接技术 串行端接 主要应用在负载DDR 器件不大于4 个的情况下。对于单向的信号来说，例如地址线，控制线，串行端接电阻放置在走线中间或者是信号的发送端，推荐放置在信号的发送端。 并行端接 并行端接，主要应用在负载SDRAM 器件大于4 个，走线长度2inch，或者通过仿真验证需要并行端接的情况下。 并行端接电阻Rt 取值大约为2Rs，Rt 的取值范围为36Ω–56Ω，推荐47Ω(MICRON观点) 差分端接 适用CK、CK#差分信号 为满足信号完整性要求，信号线往往需要进行端接处理，端接方式分为以下三种 3、端接技术 SSTL_18电平标准端接示意图 3、端接技术 差分端接示意图 4、布线顺序 导线长度要求 Data/Strobe0 Data/Strobe1 Address/CMD Control Clock Data/Strobe0 20mil 100mil 250mil Data/Strobe1 100mil 20mil - - 250mil Address/CMD - - 100mil - 100mil Control - - - 100mil 100mil Clock 250mil 250mil 100mil 100mil 5mil 5、导线宽度和间距 导线间距要求 相同组内 其它DDR2信号 非DDR2信号 Data/Strobe0 10mil 15mil 25mil Address/CMD 10mil 15mil 25mil Control 10mil 15mil 25mil Clock 15mil 20mil 25mil 5、导线宽度和间距 LOGO 更多模板下载： /moban/ 关注官方微博： 新浪：/iwps/ 腾讯：/kingsoftwps/ 模板分享平台：/index.php?mod=zhuantiact=2010share 商务合作邮箱：template@ WWW.WPS.CN