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半加器、全加器的电路设计实现要点
实验2 半加器、全加器的电路设计实现 1、实验目的 2、实验设备及器件 3、实验内容 3.1 半加器功能测试 3.1半加器功能测试 3.2 全加器逻辑功能测试 3.3 半加器电路设计 3.4 16位算术/逻辑运算电路设计 4、作业 * 1 掌握组合逻辑电路的功能测试。 2 用与非门、或非门设计实现半加器和全加器。 数字万用表 数字电路实验箱 集成电路 74LS00 4-2输入与非门 74LS04 6非门 74LS86 4-2输入异或门 74LS381 集成算术/逻辑单元 C 1 1 S B A 0 1 1 0 0 0 输出 输入 1 2 3 4 6 5 1 2 3 4 6 5 9 8 10 1 0 1 0 1 1 1 1 1 0 1 0 1 1 0 0 0 1 Ci 0 0 B 0 0 Si C A 1 0 输出 输入 全加器逻辑功能测试 （1）用与非门实现逻辑电路图。 （2）自拟表格验证。 设计要求：（1）运算位数：16位 （2）进行算术和逻辑运算。 1.完成实验总结报告。 2.预习实验3编码器、译码器和数据选择器的应用。 3.设计电路并搭制电路。
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