同步加法器课程设计.doc

成 绩 评 定 表 学生姓名 班级学号 专 业 通信工程 课程设计题目 四位二进制计数器 评语 组长签字： 成绩 日期 20 年 月 日 课程设计任务书 学 院 信息科学与技术 专 业 通信工程 学生姓名 吕光明 班级学号 1103060221 课程设计题目 四位二进制同步加法计数器（缺1100 1101 1110 1111） 实践教学要求与任务: 了解数字系统设计方法。 熟悉ISE仿真环境及VHDL下载。 熟悉Multisim仿真环境。 设计实现四位二进制同步加法计数器（缺1100 1101 1110 1111）。 工作计划与进度安排: 第一周 熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。 第二周 在QuartusⅡ环境中用VHDL语言实现四位二进制同步加法计 数器（缺1100 1101 1110 1111），在仿真器上显示结果波形， 并下载到目标芯片上，在实验箱上观察输出结果。 在Multisim环境中仿真实现四位二进制同步加法计数器（1100 1101 1110 1111），并通过虚拟仪器验证其正确性。 指导教师： 刘洋，喻红婕 201 年 月 日 专业负责人： 201 年 月 日 学院教学副院长： 201 年 月 日 摘 要 本文利用Quartus II与Multisim两种软件，在QuartusⅡ环境中用VHDL语言实现四位二进制同步加法计数器（缺1100 1101 1110 1111）在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。 在Multisim环境中仿真实现同样效果，并通过虚拟仪器验证其正确性。  关键词：VHDL；四位二进制；同步加法计数器  一、课程设计目的 1 二、设计框图 1 三、实现过程 2 1、Quartus ii实现过程 2 1.1建立工程 2 1.2VHDL源程序 7 1.3编译及仿真 10 1.4引脚锁定及下载 15 1.5仿真结果分析 16 2、multisim实现过程 16 2.1求驱动方程 16 2.2画逻辑电路图 20 2.3逻辑分析仪的仿真 20 2.4结果分析 21 四、总结 21 五、参考书目 23  一、课程设计目的 1：了解同步加法计数器工作原理和逻辑功能。 2：掌握计数器电路的分析、设计方法及应用。 3：学会正确使用JK触发器。 二、设计框图 状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。 在本课程设计中，四位二进制同步加法计数器用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了1100 1101 1110 1111四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： B:状态转换图 三、实现过程 1.1建立工程 图 QUARTUS软件的启动界面 （1）点击File – New Project Wizard创个新工程，系统显示如图 图2 工程创建向导的启始页 （2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图3所示； （3）点击Next，若目录不存在，系统可能提示创建新目录，如图4所示，点击“是”按钮创建新目录，系统显示如图5所示； （4）系统提示是否需要加入文件，在此不添加任何文件； （5） 点击Next，进入设备选择对话框，如图6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8； （6）点击Next，系统显示如图7，提示是否需要其他EDA工具，这里不选任何其他工具； （7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图8，在窗口左侧显示出设备型号和该工程的基本信息等。 图3 输入工程名称、存储目录 图5 提示是否添加文件 图6 芯片型号选择 图7 提示是否利用其他EDA设计工具 图8 工程阐述汇总 至此工程创建好完成为实现功能，可用VHDL编写一个程序实现，具体操作过程如下： 点击File-New创建一个设计文件，系统显示如图9； 图9 创建一个设计文件 选择设计文件的类型为VHDL File； 点击OK，系统显示如图10，窗口右侧为VHDL的编辑窗口。 图10 新建的一个VHDL源文件的编辑窗口 在编辑窗口中编辑以下程序： library IE