第五章中央处理器.ppt

* 具有两条以上的指令流水线 图中流水线满载时，每一个时钟周期可以执行2条指令 采用时间和空间并行技术 演示 * 3. 流水线（Pipelining）的分类 按级别分为 指令流水线 算术流水线 处理机流水线（宏流水线） * 5.7.3 流水线中的主要问题 三种相关冲突：资源相关、数据相关、控制相关 资源相关：多条指令进入流水线后在同一时钟周期内争用同一功能部件。 解决办法：后边指令拖一拍再推进；增设一个功能部件 * 数据相关 RAW(Read After Write) 后面指令用到前面指令所写的数据 WAW(Write After Write) 两条指令写同一个单元 在简单流水线中没有此类相关，因为不会乱序执行 WAR(Write After Read) 后面指令覆盖前面指令所读的单元 在简单流水线中没有此类相关 解决办法： 可以推后后继指令对相关单元的读操作 设置相关的直接通路（Forwarding） * 例：两条指令发生数据相关冲突RAW(Read After Write) ADD R1, R2, R3 R2+R3--R1 SUB R4, R1, R5 R1-R5--R4 AND R6, R1, R7 R1^R7--R6 * 控制相关 引起原因：转移指令 解决办法：延迟转移法，转移预测法 * [例4] 流水线中有三类数据相关冲突：写后读（RAW）相关；读后写（WAR）相关；写后写（WAW）相关。判断以下三组指令各存在哪种类型的数据相关。 （1）I1 ADD R1，R2，R3 ；（R2）+（R3）-R1 I2 SUB R4，R1，R5 ；（R1）-（R5）-R4 （2）I3 STO M(x)，R3 ；（R3）-M(x)，M(x)是存储器单元 I4 ADD R3，R4，R5 ；（R4）+（R5）-R3 （3）I5 MUL R3，R1，R2 ；（R1）×（R2）-R3 I6 ADD R3，R4，R5 ；（R4）+（R5）-R3 * （1）I1 ADD R1，R2，R3 ；（R2）+（R3）-R1 I2 SUB R4，R1，R5 ；（R1）-（R5）-R4 I1指令运算结果应先写入R1，然后在I2指令中读出R1内容。由于I2指令进入流水线，变成I2指令在I1指令写入R1前就读出R1内容，发生RAW相关。 （2）I3 STO M(x)，R3 ；(R3)-M(x)，M(x)是存储器单元 I4 ADD R3，R4，R5 ；（R4）+（R5）-R3 I3指令应先读出R3内容并存入存储单元M（x），然后在I4指令中将运算结果写入R3。但由于I4指令进入流水线，变成I4指令在I3指令读出R3内容前就写入R3，发生WAR相关。 * （3）I5 MUL R3，R1，R2 ；（R1）×（R2）-R3 I6 ADD R3，R4，R5 ；（R4）+（R5）-R3 如果I6指令的加法运算完成时间早于I5指令的乘法运算时间，变成指令I6在指令I5写入R3前就写入R3，导致R3的内容错误，发生WAW相关。 * RISC机器特点 采用流水线技术 简单而统一格式的指令译码； 大部分指令可以单周期执行 只有取数和存数指令可以访问存储器 简单的寻址方式 采用延迟转移技术 采用LOAD延迟技术 三地址指令格式 较多的寄存器 对称的指令格式 5.8 RISC CPU * 本章小结 控制器是计算机硬件的核心部件，是根据机器指令产生执行指令时全机所需要的操作控制信号，协调控制计算机各个部件有序工作。掌握重点： 控制器的功能：取指令、执行指令、分析指令 控制器的组成： 专用寄存器：PC、IR、AR、DR、PSW 指令译码器ID 时序系统 时序信号产生器（操作控制器） 指令的执行过程：由取指令阶段和执行阶段构成，取指令阶段的操作是公共的；而执行阶段的操作由指令操作码决定。 * 本章小结 指令周期、机器周期、时钟周期的概念 控制器有两种设计方法： 硬布线控制器：它是将指令执行时的各个机器周期的微操作信号用时序逻辑电路来实现，硬布线控制器速度快，但设计复杂繁琐，适合于RISC结构。 微程序控制器：它是将机器指令根据其执行步骤分成若干条微指令，指令执行时从控制存储器中依次取出这