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第十四章 时序逻辑电路
14.1 时序电路见图5—1起始状态Q0Q1Q2=000，画出电路的时序图。
14.2 画出图5—2所示电路的时序图和状态图，初始状态0001。
14.3 画出图5—3的状态图
14.4 画出图5—4电路的状态图和时序图。
14.5 画出图5—5（a）电路中B、C端波形，输入端A、CP波形如图5—5（b）所示，触发器初始状态为零。
14.6 画出图5—6电路的状态图和时序图。
14.7 图5—7中，FF0为下降沿触发器的JK触发器，FF1为上升沿触发的D触发器，试对应给定的条件，画出Q0、Q1、的波形图。
14.8 试用下降沿触发器的JK触发器设计一个同步时序电路，其要求见图5—8。
14.9 试用上升沿触发的D触发器和与非门设计一个同步时序电路，要求见图5—9。
14.10 设计一个步进电机用的三相六状态脉冲分配器。如用1表示线圈导通，用0表示线圈截止，则三个线圈ABC的状态转换图如图5—10所示。在正转时控制输入端G为1，反转时为0。
14.11 用下降沿触发的边沿JK触发器和与非门，设计一个按自然态序进行计数的七进制同步加法计数器。
14.12 用主从JK触发器和与非门，设计一个按自然态序进行计数的九进制同步加法计数器。
14.13 用上升沿触发的边沿D触发器和与非门，设计一个按自然态序进行计数的十二进制同步加法计数器。
14.14 用上升沿触发的边沿D触发器和与非门，设计一个按自然态序进行计数的十进制同步加法计数器。
14.15 用下降沿触发的边沿JK触发器和与非门，设计一个按自然态序进行计数的七进制异步加法计数器。
14.16 用上升沿触发的边沿D触发器和与非门，设计一个按自然态序进行计数的十进制异步加法计数器。
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