精选题(体系结构)课件.pptx

例5.1 假设Cache的命中时间为1个时钟周期，失效开销为50 个时钟周期，在混合Cache中一次load或store操作访问Cache的命中时间都要增加一个时钟周期(因为混合Cache只有一个端口，无法同时满足两个请求。按照前一章中有关流水线的术语，混合Cache会导致结构冲突)，根据表5－4所列的失效率，试问指令Cache和数据Cache容量均 为16KB的分离Cache和容量为32KB的混合Cache相;解： 如前所述，约75%的访存为取指令。因此，分离Cache的总体失效率为： (75%×0.64%)＋(25%×6.47%)＝2.10% 根据表5－4，容量为32KB的混合Cache的失效率略低一些，只有1.99%.;平均访存时间公式可以分为指令访问和数据访问两部分： 平均访存时间＝指令所占的百分比× (指令命中时间＋指令失效率×失效开销)＋ 数据所占的百分比× (数据命中时间＋数据失效率×失效开销) 所以，两种结构的平均访存时间分别为： 平均访存时间分离＝75%×(1＋0.64%×50)＋ 25%×(1＋6.47%×50) ＝(75%×1.32)＋(25%×4.325) ＝0.990＋1.059＝2.05;平均访存时间混合＝75%×(1＋1.99%×50)＋ 25%×(1＋1＋1.99%×50) ＝(75%×1.995)＋(25%×2.995) ＝1.496＋0.749＝2.24;例5.2 我们用一个和Alpha AXP类似的机器作为第一个例子。假设Cache失效开销为50个时钟周期，当不考虑存储器停顿时，所有指令的执行时间都是2.0个时钟周期， Cache的失效率为2%，平均每条指令访存1.33次。试分析Cache对性能的影响。;考虑Cache的失效后，性能为： CPU 时间有cache＝IC×(2.0＋(1.33×2%×50)) ×时钟周期时间 ＝IC×3.33×时钟周期时间; CPU时间也增加为原来的1.67倍。但若不采用Cache,则： CPI＝2.0+50×1.33＝68.5; 考虑两种不同组织结构的Cache：直接映象Cache和两路组相联Cache，试问它们对CPU的性能有何影响？先求平均访存时间，然后再计算CPU性能。分析时请用以下假设： ⑴ 理想Cache(命中率为100％)情况下的CPI 为2.0，时钟周期为2ns，平均每条指令 访存1.3次。 ⑵ 两种Cache??量均为64KB，块大小都是32 字节。; ⑶ 图5.10说明，在组相联Cache中，我们必须增 加一个多路选择器，用于根据标识匹配结果 从相应组的块中选择所需的数据。因为CPU  的速度直接与Cache命中的速度紧密相关,所 以对于组相联Cache，由于多路选择器的存 在而使CPU的时钟周期增加到原来的1.10倍。 ⑷ 这两种结构Cache的失效开销都是70ns。在 实际应用中，应取整为整数个时钟周期。 ⑸ 命中时间为1个时钟周期，64KB直接映象 Cache的失效率为1.4%，相同容量的两路组 相联Cache的失效率为1.0%。;由:平均访存时间＝命中时间＋失效率×失效开销 得:平均访存时间1路＝2.0＋(0.014×70)＝2.98ns平均访存时间2路＝2.0×1.10＋(0.010×70)＝2.90ns;CPU时间1路＝IC×(2.0×2＋(1.3×0.014×70)) ＝5.27×IC CPU时间2路＝IC×(2.0×2×1.10 ＋(1.3×0.010×70)) ＝5.31×IC;5.2.4 写策略;例3.5 假设某指令序列中20％的指令是Load指令，并且紧跟在Load指令之后的半数指令需要使用到载入的结果，如果这种数据相关将产生一个时钟周期的延迟。理想流水线（没有任何延迟，CPI为1）的指令执行速度要比这种真实流水线的快多少？ 解：我们可以利用CPI作为衡量标准。对于真实的流水线而言，由于Load指令之后的半数指令需要暂停，所以这些被暂停指令的CPI是2。又知Load指令占全部指令的20％，所以真实流水线的实际CPI