二章 Verilog设计基础.pptVIP

5．等式运算符 位运算符号 功能 == 等于 != 不等于 === 全等 !== 不全等 逻辑控制 if – else语句 互斥条件语句 可以只有if 可以嵌套 一个条件可以对应多条语句 begin – end 必须写在initial/always过程块当中 if (明天下雨) begin 带上雨伞; if (明天雨很大) begin 带上雨衣; 穿上雨鞋; end end else begin if (阳光明媚) begin 带上太阳伞; end else begin 轻装上阵; end end 在什么情况之下轻装上阵?? 条件判断语句 if (signal) if ( a == b) if ( a != b) if ( a b) if ( a = b ) if ( a b) if ( a = b) 注意: 2个等号 注意: 符号与非阻塞赋值相同 逻辑控制 多路条件选择 case语句 -- 自行查看资料p92 练习 条件循环 while语句 for语句 -- 自行查看资料 3.6Module的例化(Instance) 在其它Module的定义当中例化 module B; wire clock; wire [7:0] result; A u_A ( .clk(clock), .result(result) ); endmodule module A ( clk, result ); input clk; output [7:0] result; endmodule 例化语法 By Name端口列表方法 A u_A ( .clk(clock), .result(result) ); 被例化的 Module名字 Instance(例化)的名字 Module 的 端口名字 例化到的module当中变量的名字 注意: 端口列表齐全(与Module定义一致); 宽度一致 Instance的output端口不得与reg型变量连接 Module B Module A port_A A’s Instance reg_A port_A 冲突 电路概念复习 数字电路 组合电路 与非门等 时序电路 D触发器 电路输出完全依赖电路输入 电路输出在一定程度不依赖电路输入 运算 记忆 组合电路 时序电路 实现功能 使功能有序 练习 画出电路的波形 组合逻辑 异或 时序逻辑 D触发器 电路的Verilog行为级描述 确定电路输出变量的变化规律/特征 组合电路 输出变量与输入变量的关系 时序电路 在时钟触发之下 输出变量与输入变量的关系 数字电路 输入变量 输出变量 使用always块 变量赋值 组合电路Verilog行为级描述 输出变量与输入变量的关系 电路输出可以为reg always @(敏感变量列表) 块内赋值 非阻塞赋值 (=)或阻塞赋值(=) 电路输出可以为wire assign赋值语句 (阻塞赋值 =) 电路输入变量 always块中出现的不在赋值语句左边的变量 举例: 一个二输入与非门的描述 wire a, b; reg c; always @(a or b) begin c = ~(a b); end wire a, b; wire c; assign c = ~(a b); 等价 时序电路Verilog行为级描述 在时钟触发之下 电路输出必须为reg always @(边沿触发事件列表) 块内赋值 always @(posedge clk) always @(negedge clk) 使用非阻塞赋值 (=) 举例: D触发器 input clk; wire clk; wire d; reg q; always @(posedge clk) begin q = d; end * * * * * * * * * * * * 时钟: 类似行军的口令. Page * 2009 第2章 Verilog设计基础 HDL的引入 图像的反转？？ 行号 代码1 // nand2_ex1.v2 module nand2_ex1(a, b, f); input a,b; output f; nand inst1 (f,a,b); endmodule 计算机语言 语言的目的 交流 获得他人的帮助 计算机语言的目的 与计算机交流 请计算机完成工作 计算 控制 绘图 游戏 在…条件之下 做… Verilog的功能 描述数字电路 （常量、变量、运算符、语句、模块