五章 存储器.pptVIP

第五章 半导体存储器 5.1 概述 存储器的分类和主要指标 5.2 随机读写存储器（RAM） 静态RAM、动态RAM、高速RAM、高集成度RAM 5.3 只读存储器（ROM） 掩模ROM、PROM、EPROM 5.4 存储器连接与扩充 芯片选择、容量扩充 5.5 8086/8088与存储器连接 5.1 概述 半导体存储器的分类 随机存取存储器RAM 只读存储器ROM 掩膜ROM：信息制作在芯片中，不可更改 PROM：允许一次编程，此后不可更改 EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程 EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写 Flash Memory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除 半导体存储器的主要指标 容量：每个存储器芯片所能存储的二进制数的位数。 存储器容量＝单元数×每单元数据位数(1、4或8) 例：Intel 2114芯片的容量为1K×4位，Intel 6264芯片为8K×8位。 注：微机（8/16/32/64位字长） 兼容8位机==以字节BYTE为单元 存取速度：只从CPU给出有效的存储器地址到存储器给出有效数据需要的时间 半导体存储器的主要指标 易失性　指存储器的供电电源断开后，存储器中的内容是否丢失 功 耗　半导体存储器在额定工作电压下，外部电源保证它正常工作的前提下所提供的最大电功率称之为功耗 可靠性　指它抵抗干扰，正确完成读/写数据的性能 5.2 随机存取存储器RAM 存储体 每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据 存储容量与地址、数据线个数有关： 芯片的存储容量＝2M×N ＝存储单元数×存储单元的位数 M：芯片的地址线根数 N：芯片的数据线根数 地址译码电路 单译码结构 双译码方式 片选和读写控制逻辑 片选端CS*或CE* 有效时，可以对该芯片进行读写操作 输出OE*（或RD*） 控制读操作。有效时，芯片内数据输出 该控制端对应系统的读控制线 写WE*（或WR*） 控制写操作。有效时，数据进入芯片中 该控制端对应系统的写控制线 片选和读写控制逻辑 存储器芯片的I/O控制 静态RAM 静态随机存取存储器SRAM的基本存储单元一般由六管静态存储电路构成，集成度较低，功耗较大，无需刷新电路，由于存取速度快，一般用作高档微机中的高速缓冲存储器 Intel 6264的引脚图和内部结构 Intel 6264的工作方式 SARM读时序 SARM读时序 tRC :读周期时间 tAA :地址有效到数据出现到外部数据线上的时间 tOR :OE*结束后地址应保持的时间 tRP :读信号有效的时间 tOE : OE*有效到数据出现在外部数据线上的时间 tCW :片号信号有效的宽度 tACE :CE*有效到数据出现在外部数据线上的时间 tRH :地址无效后数据应保持的时间 tOH :OE*结束后数据应保持的时间 SRAM写时序 SRAM写时序 TWC :写周期时间 tAW :地址有效到片选信号失效的间隔时间 TWB :写信号撤销后地址应保持的时间 TCW :片选信号有效宽度 TAS :地址有效到WE*最早有效时间 tWP :写信号有效时间 TWHZ :写信号有效到写入数据有效所允许的最大时间 TDW :写信号结束之前写入数据有效的最小时间 TDH :写信号结束之后写入数据应保持的时间 动态RAM DRAM的基本存储单元是单个场效应管及其极间电容，必须配备“读出再生放大电路”进行刷新，每次同时对一行的存储单元进行刷新 DRAM一般采用“位结构”存储体： 每个存储单元存放一位 需要8个存储芯片构成一个字节单元 每个字节存储单元具有一个地址 动态RAM的举例－Intel 2164 高速RAM FPM DRAM（Fast Page Mode DRAM，快速页面模式内存） 把连续的内存块以页的形式来处理。即CPU所要读取的数据是在相同的页面内时，CPU只要送出一个行地址信号。 EDO DRAM（Extended Data Out DRAM,扩展数据输出内存） 和FPM的基本制造技术相同，在缓冲电路上有所差别，在本周期的数据传送尚未完成时，可进行下一周期的传送。 SDRAM（Synchronous Burst DRAM, 同步突发内存） 与CPU使用相同的时钟信号 采用了多体存储器结构，有两个存储阵列，一个被CPU读取数据时，另一个已经做好被读取的准备，两者相互自动切换。 支持突发模式，当第一个列地址输入后，自动产生下面若干连续的列地址 高速RAM DDR（Double Data Rat