异步时钟亚稳态及FIFO标志位的产生.pdf

集成电路应用 异步时钟亚稳态及 FIFO标志位的产生 徐世伟,刘严严,刘红侠 (西安电子科技大学 微电子学院,陕西 西安 ) 710071 摘 要:在实际工作中常常遇到由异步时钟产生亚稳态的问题。针对这个问题阐述了几种解决方 案,其中异步 应用更广泛。在 中关键的问题是标志位的产生 提出了一种新的异步比较产 FIFO FIFO , 生空满标志位,然后再利用锁存器实现标志位与时钟的同步,同时在 的 平台上实现了逻 Cadence EDA 辑仿真和时序仿真。 关键词:异步 FIFO 亚稳态 格雷码 绳解法 随着信息技术的飞速发展,特别是在二十世纪 90 年代以后,美国在南斯拉夫战争和两次海湾战争中成功 地运用了电子战、信息战,以及近年来我国在航天航空 事业方面的高速发展,使我国开始重视和发展信息技 术。与此同时对高速、大容量、高可靠性的静态存储器的 需求越来越多,对军用的数据存储器的设计也提出了更 高的要求。目前军用计算机传输数据的最快方式——— DMA方式的传输速率最大也只是在 5Mbps以下。对于 几十 的超高速采样速率 往往是上一次数据还没 Mbps , 有被计算机读取 下一次的采集过程就结束了。因此采 , 用传统的计算机传输处理数据的方法 显然会造成数据 , 步信号的概率。对于多个触发器的输出所组成的写地 的丢失与混乱。所以对于快速采集,慢速处理的系统必 址 读地址可以采用格雷码。由于格雷码每次只变化一 / 然要用到缓存。本文就是针对数据存储器 FIFO解决亚 位,因此采用格雷码可以很好地节约功耗,有效地减少 稳态问题的设计 经过对不同方法的比较 设计了一种 , , 亚稳态的产生,特别是在地址位比较多的情况下可以更 新型的逻辑标志的同步电路。 好地解决亚稳态的问题。 1亚稳态问题的解决方案 格雷码是对二进制地址输出进行转换,下面是四位 1.1问题的产生 代码之间转换的逻辑表达式: 在数字集成电路中,触发器要满足 setup/hold的时 码转 码的逻辑表达式: 码转 码的逻辑表达式: B G G B 间要求。当一个信号被寄存器锁存时,如果信号和时钟 B4=G4 G4=B4 之间不满足这个要求, 端的值是不确定的,并且在未 Q ! ! B3=B4 G3 G3=B4 B3 知的时刻会固定到高电平或低电平,这个过程称为亚稳 ! ! B2=B3 G2 G2=B3 B2 态,