高速64点FFT芯片设计技术.pdf

高速64 点FFT 芯片设计技术 引言 FFT(快速傅里叶变换)广泛应用于现代数字信号处理的各个领域，如雷达信号处 理、卫星通信、无线通信等，而专用FFT 处理芯片已成为其中的关键部件之一， 对系统性能影响较大。本文针对64 点FFT 处理器，探讨和研究了采用标准CMOS 数字工艺库研制FFT 处理ASIC(专用集成电路)芯片的若干问题，成果可引伸到 更大点数的FFT 处理芯片的设计中。 本文介绍了按照固定几何结构FFT 算法，采用并行及流水线结构的FFT 处理器的 原理与电路实现。FFT 处理器主要包括I ／O 缓存、数据缓存、旋转因子存储器、 蝶形运算单元、地址产生器、I ／O 控制器和系统控制器等模块。内部数据采用 IEEE754 标准的单精度浮点格式，实现高精度数据处理。为进一步提高系统数据 吞吐率，FFT 处理器采用双I ／O 缓存，可同步进行数据变换和I ／O 操作。 1 FFT 原理及运算流图的改进 DFT(离散傅里叶变换)满足以下关系式： 式中： 序列x(n)及X （k）均是复数表示。Cooly 和Tukey 提出的的FFT 算法利用系数 WknN 的对称性和周期性，大大减小了DFT 的运算量。 G(k)仪包含x(n)中偶数点序列，而H(k)仅包含x(n)中奇数点序列，考虑G(k)、 H(k)的周期性，得到： 经典FFT 运算流图的缺点是每级蝶形运算数据寻址方式都不同，FFT 处理器寻址 电路设计复杂。本文采用了一种固定几何结构的FFT 运算方法，每级运算采用相 同寻址电路，简化了电路设计。 下面以16 点FFT 运算为例，分析固定几何结构FFT 运算流图。如图1 所示，固 定几何结构的FFT 运算流图中，每级蝶形运算寻址结构相同，序列中每相隔N ／ 2 的两个数据送入一个蝶形运算单元进行处理，输出结果顺序排列。由于该流图 数据处理具有倒序的特点，所以旋转因子也采用倒序输入，并且，得到的变换结 果也为倒序排列。 本文采用C 语言对该流图算法进行模拟，证明该结构正确可行。 2 FFT 处理器的结构与模块划分 FFT 处理器主要包括蝶形运算单元、数据缓存、I ／O 缓存、地址生成器、运算控 制器，I ／O 控制器。 为实现高速处理，本文采用并行结构处理数据，并用流水线结构实现蝶形运算单 元。为进一步提高系统工作效率，采用双缓存分别用作数据缓存及I ／O 缓存， 进行FFT 操作的同时，读入新的待处理数据，输出之前的处理结果，实现数据处 理和I ／O 操作的并行。由于FFT 运算按特定方式寻址，且变换结果倒序排列， 因此，需要一组地址生成器用于数据处理及I ／O 操作的寻址。运算控制器和I ／O 控制器共同控制系统各模块协同工作。 3 流水线结构蝶形运算单元的实现 蝶形运算单元的性能直接影响到处理器的工作速度。由于数据采用IEEE754 标准 单精度浮点格式，因此蝶形运算单元的浮点加法器及浮点乘法器是电路设计的难 点之一。 如图2 蝶形结所示，蝶形运算的一次复数乘法包含4 次乘法和2 次加／减法，若 将旋转因子W 对应的C，C+S，C-S 预先存入ROM，采用 则如式(4)、(5)所示，一次复数乘法只需要3 次乘法和3 次加／减法。用1 次减 法取代乘法，降低了电路的面积和功耗。 因此，可以根据各数据的运算顺序，采用并行处理和流水线结构实现蝶形运算单 元，其结构见图3。 3.1 浮点加法器的设计实现 由于FFT 为复数运算，因此数据的实部、虚部均采用IEEE754 标准32bit 单精度 浮点格式，字长为64 bit。 如图4 所示，浮点加法器可分为3 部分。首先通过data_man 模块，将数据的符 号位、指数、尾数分离，并进行预处理；然后根据指数的差值，将尾数部分移位 对齐，并在26 bit 位宽的CSA(进位选择加法器)_26 中进行相加；最后将数据处 理成为IEEE 754 标准格式。 26 ／24 bit 移位电路shiftA ／B 以及26 bit 加法器是影响浮点加法器性能的关 键电路。 图5 为26 bit 尾数移位对齐电路，其利用移位位数diffA[7：0]的各比特作为 控制信号，通过6 个26 bit 的2：1 选择器实现移位，具有较高的速度和稳定性。 图6 为进位选择全加器AFCS 示意图。 进位选择加法器AFCS 的逻辑表达式为： 此全加器同时进行进位为0 和1 的全加运算，通过进位选择全加器运算结果，节 省了等待前级运算进位的时间。 图7 为由6 个AFCS 构成的6 bit 进位选择加法器AF_6，图8 为由AF_6 ／AF