基干FPGAIRIG―B(DC)快速解码器策划.doc

基于FPGA的IRIG―B(DC)快速解码器设计 　　【摘 要】 在电厂设备中，需要为电子设备提供统一的时间信息，以便对设备信息进行时间校正。为了达到电子设备与时钟服务器时间信号的精确同步，提出了基于FPGA实现IRIG-B（DC）码快速解码器的设计方案。解码器接收IRIG-B（DC）码，完成对时间信息的解析并输出1 pps信号和串口时钟报文信息。实验证明，采用FPGA设计IRIG-B（DC）解码器，具有精度高，性能稳定，体积小，成本低等优点，对于常规时钟同步设备的技术更新具有重要实践意义 【关键词】 IRIG-B解码 时钟同步系统 FPGA 【Abstract】 In power plant equipment， the need for electronic equipment to provide a unified time information， so that the equipment information for time correction. In order to achieve the precise synchronization of the time signal of the electronic equipment and the clock server， a design scheme of IRIG-B （DC） code fast decoder based on FPGA is proposed. Decoder receives IRIG-B （DC） code， complete the analysis of time information and output 1 PPS signal and serial clock message information. Experimental results show that the FPGA design IRIG-B （DC） decoder has the advantages of high precision， stable performance， small size and low cost， which has important practical significance for the technical update of the conventional clock synchronization device. 【Key words】 IRIG-B；decoding clock synchronization system；FPGA 1 引言 IRIG-B码（简称B码）是一种BCD串行时间码，每个码元宽度为10ms，为脉宽编码，一个时帧周期包括100个码元。码元的”准时”参考点是其脉冲前沿，时帧的参考标志由一个位置识别标志和相邻的参考码元组成，其宽度为8ms；每10个码元有一个位置识别标志：P1，P2，P3，…，P9，P0，它们均为8ms宽度；PR为帧参考点，如图1所示；二进制“1”、“0”和时帧参考标志的脉宽为5ms、2ms和8ms，如图2所示 一个时间格式帧从帧参考标志开始。因此连续两个8ms宽脉冲表明秒的开始，如果从第二个8ms开始对码元进行编码，分别为第0，1，2，…，99个码元，把IRIG-B码的编码格式写为： SS：MM：HH：DDD：YY： ，其中各字段的定义如下： （1）：时间同步标；志（位位置P0）；（2）SS：秒（位位置P1～P4秒个位、P6～P8秒十位，范围00～59，当闰秒出现时可能为60）；（3）MM：分（位位置P10～P13分个位、P15～P17分十位，范围，范围00～59）；（4）HH：时（位位置P20～P23时个位、P25～P26时十位，范围00～23）；（5）DDD：日（位位置P30～P33日个位、P35～P38日十位、P40～P41日百位，范围00～366）；（6）YY：年（位位置P50～P53年个位、P55～P58年十位，范围00～99）；（7）：二进制控制位；（8）：一天中的秒数（SBS―straight binary second-of-day） 2 B码解码模块 IRIG-B（DC）码的解调有两大任务：一是解调1pps信号；二是解调B码携带的时间信息。B码解调原理图如图3所示 在图3中，脉宽识别模块的作用是在接受到B码不同宽度的码元时，在代表不同脉宽信号的端口输出一个指示信号。其原理是在检测到B码上升沿时，启动计数，在B码的下降沿时对计数器值进行判断，然后在对应的端口输出一个高电平标志，此高电平标志在下个B码上升沿到来时变为低电平。标志信号识别如图4所示 由于B码经传输或干扰后可能发生波形