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MT-086指南
MT-086
指南
锁相环(PLL)基本原理
锁相环基本结构
锁相环是一种反馈系统,其中电压控制振荡器(VCO)和相位比较器相互连接,使得振荡器
可以相对于参考信号维持恒定的相位角度。锁相环可用来从固定的低频信号生成稳定的
输出高频信号等。
图1A显示了PLL的基本模型。PLL可以借助拉普拉斯变换理论,利用正向增益项G(s)和反
馈项H(s)来作为负反馈系统进行分析,如图1B所示。其适用负反馈系统的一般公式。
ERERRORROR DETEDETECTORCTOR LOLOOPOP FILTEFILTERR VCOVCO
PHASEPHASE CHARGECHARGE
DETDETECTORECTOR PUMPPUMP FEEDFEEDBABACKCK DIVDIVIDERIDER FFOO = N F= N FREFREF
(A) PLL MODEL(A) PLL MODEL
(B) STANDARD NEGATIVE FEEDBACK
CONTROL SYSTEM MODEL
图1:锁相环(PLL)基本模型
PLL的基本模块为误差检波器(由鉴频鉴相器和电荷泵组成)、环路滤波器、VCO和反馈分
频器。负反馈强制误差信号e(s)在反馈分频器输出和基准频率处于锁相和锁频状态且FO
= NFREF 的点处接近0 。
根据图1,当系统使用PLL来生成高于输入的频率时,VCO会以角频率ω 振荡。该信号的
O
一部分会通过分频器以1/N的比率回馈到误差检波器。这种经过分频的频率会馈入误差检
波器的其中一个输入端。本例中,另一路输入为固定参考信号。误差检波器会比较两个
输入端的信号。当这两个信号输入的相位和频率相等时,误差为常数,环路则处于“锁定”
条件下。
Rev.0, 10/08, WK Page 1 of 10
MT-086
鉴频鉴相器(PFD)
图2显示鉴频鉴相器(PFD)的常见实现方案,该类器件基本上都由两个D型触发器组成。一
路Q输出使能正电流源,另一路Q输出则使能负电流源。假设本设计中D型触发器由正边
沿触发,那么可能状态就如逻辑表中所示。
CPCP
PFDPFD
V+V+
UPUP
HIHI D1D1 Q1Q1 II +I+I
U1U1 00
+I+INN CLR1CLR1 CP OUTCP OUT (A)(A) OUOUTT OFOF FREQ FREQUEUENCY
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