计算机系统结构实验报告课件.docVIP

电 子 科 技 大 学 实 验 报 告 学生姓名： 学 号： 一、实验室名称：计算机学院实验中心 二、实验项目名称：计算机系统结构课程实验 三、实验原理： 1. 由教师给出一个具有基本功能的Verilog HDL流水线源代码； 2. 学生完成下面3个方面的内容： （1）自行设计汇编伪指令格式，完成一个能把自己的汇编指令转换成流水线CPU能够识别的二进制指令的汇编器，实现语言不限； （2）自行设计能够解决数据相关的机制并基于源代码进行扩展； （3）自行设计能够解决控制相关的机制并基于源代码进行扩展。 四、实验目的： 帮助学生理解流水线的运行机制和基于Verilog HDL硬件描述语言的实现技术。 五、实验内容： (一) 基本流水线分析 1.1 认真阅读和理解源代码，请详细按要求回答每个问题。 源代码中文件是按什么样的规律来组织的？ 答：按照子模块组织源代码文件。模块pipelinedcpu_tb用来控制CPU的时钟等信号，调用pipelinedcpu模块（假定为1级模块，最高级），1级模块中按顺序调用各个周期以及周期与周期之间的中间寄存器模块（假定为2级模块），2级模块中调用各自部件模块（假定为3级模块）。模块pipelinedcpu用来控制每级流水线及流水线级之间的控制信号，寄存器信息，其余子模块用来具体实现每一级流水线的功能。