计算机组成原理第八章课件.ppt

第八章 CPU的结构和功能 8.1 CPU的结构 8.1.2 CPU的结构 使用系统总线的CPU结构框图 8.1.3 CPU中的主要寄存器 用户可见寄存器（可编程） ? 通用寄存器 ? 数据寄存器 ? 地址寄存器 ? 累加寄存器（ACC） ? 条件码寄存器（PSW） 8.1.4 指令的执行过程 —取指令 指令地址送入主存地址寄存器 读内存，读出内容送入指令寄存器 —分析指令 指令操作码译码 —按指令规定内容执行指令 不同指令的操作步骤数， 和具体操作内容差异很大 —检查有无中断请求 若有，则转中断处理 若无，则转入下一条指令的执行过程 8.2 指令周期 CPU取出并执行一条指令所需要的时间叫作指令周期。指令周期又包含：取指令、分析指令和执行指令三个阶段，其中分析指令时间很短，可以合并至取指令阶段。 由于各种指令所完成的操作及寻址方式不同，故各种指令的指令周期是不等长的。例如： 8.2.1 指令周期流程图 CPU在每条指令执行阶段结束前，都要发出中断查询信号，以检查是否有中断请求。若有，则进入中断周期，进行中断响应。否则，进入下一条指令周期。 8.2.2 指令周期数据流 为了教学的目的，采用一个假想计算机模型，说明各CPU周期中的数据流。 1. 取指令周期 取指令周期 ① 将当前指令地址送存储器地址寄存器,记作 PC→MAR； ② 向主存发读命令，启动主存做读操作，记作 1 → R； ③ 将主存单元内容经数据总线读至MDR内，记作M(MAR) → MDR； ④ 将MDR内容送至IR内，记作 MDR → IR ； ⑤ 将IR中的指令送控制单元进行指令分析，记作 IR →CU； ⑥ 对PC进行修正，形成下一条指令的地址，记作 (PC)+1 → PC 。 2. 间址周期 （以 ADD @X 指令为例） ① 将指令的地址部分（形式地址）送存储器地址寄存器,记作 Ad(IR)→MAR； ② 向主存发读命令，启动主存做读操作，记作 1 → R； ③ 将主存单元内容经数据总线读至MDR内，记作M(MAR) → MDR； ④ 将有效地址送指令寄存器的地址码字段，记作MDR → Ad(IR) 。 3. 执行周期（以 ADD @X 指令为例） ① 将指令地址码部分送存储器地址寄存器，记作 Ad(IR)→MAR； ② 向主存发读命令，启动主存做读操作，记作 1 → R； ③ 将主存单元内容经数据总线读至MDR内，记作 M(MAR) → MDR； ④ 给ALU发“加”命令，将AC内容和MDR内容相加，结果送AC，记作 (AC)+(MDR) → AC。 4. 中断周期 8.3 指令流水 8.4 中断系统 当前的计算机系统中，除了输入/输出外，还有很多事情都可以通过中断的方式来处理。为此CPU中设有专门的中断处理机构，即中断系统，以解决各种中断的共性问题。 8.4.1 中断源分类 8.4.2 中断系统须解决的问题 1. 各中断源如何向CPU提出中断请求； 2. 多个中断源同时提出请求时，如何确定优先顺序； 3. CPU在什么条件、什么时候、以什么方式响应中断； 4. 响应中断后，如何保护程序现场及断点； 5. 如何停止现行程序，转到中断服务程序的入口处； 6. 中断结束后，如何恢复程序现场及原程序的执行； 7. 在中断处理过程中，若又出现了新的中断请求， CPU如何处理。 8.4.3 中断请求标记和中断判优逻辑 8.4.4 中断判优逻辑 1. 硬件排队 有串行排队判优逻辑和并行排队判优逻辑两种。串行排队判优逻辑略。并行排队判优逻辑如下图： 8.4.5 获得中断服务程序入口地址 1. 硬件向量法 利用硬件产生向量地址，再由向量地址找到中断 服务程序入口地址。 实现时可以采取两种办法。一种通过无条件转移命令，向量地址送入ＰＣ；另一种是在主存中留出一段区域，用以存放中断向量表，如下图。 8.4.6 中断响应 1. 响应中断的条件 中断系统中设置了一个中断允许触发器（EINT），它可通过开、关中断指令来置位和复位。当EINT=1时，表示开中断，即CPU允许响应中断请求；当EINT=0时，表示关中断，即CPU不允许响应中断请求。所以，CPU响应中断请求的必要条件是：EINT=1，且有中断请求（INTRi=1）。 8.4.7 保护现场和恢复现场 为了在中断处理后，现行程序能继续执行，在进入中断服务程序执行之前，需要保护现行程序的断点和CPU内寄存器的值，称作保护现场。